包括载子供应的半导体阵列排列制造技术

本发明专利技术公开了一种包括载子供应的半导体阵列排列，是透过一空穴载子供应用于一存储器的薄膜晶体管基材存储装置。空穴载子供应可包括具有一第一端和一第二端的一二极管。一NAND串行由一第一末端上的一第一开关耦接于一位线，一第二末端上的一第二开关耦接于该二极管的该第一端。可个别驱动的一第一源极线和一第二源极线分别耦接于该二极管的该第一端和该第二端。耦接于第一、第二源极线的一电路是依据操作模式以不同偏压条件，包括顺向偏压条件或逆向偏压条件，对第一、第二源极线进行偏压。

【技术实现步骤摘要】
包括载子供应的半导体阵列排列
本专利技术是有关于一种高密度存储装置，且特别是有关于一种存储装置可包括多个薄膜晶体管存储单元排列形成一三维(3D)阵列，包括载子供应的半导体阵列排列，是透过一空穴载子供应用于一存储器的薄膜晶体管基材存储装置。
技术介绍
高密度存储装置的设计包括多个快闪存储单元(flashmemorycells)或多个其他类型的存储单元的多个阵列。在一些例子中，包括多个薄膜晶体管的多个存储单元可排列成三维结构(3Darchitectures)。三维存储装置已经发展成各种不同的结构，包括多个薄膜和由绝缘材料间隔开的多条位线。已知的三维垂直栅极结构是使用多个薄膜晶体管作为多个存储单元类型的三维存储装置，例如是记载于美国专利申请号第13/078,311号案，申请于2011年4月1日，专利技术名称为「具有交错存储串配置及串选择结构的3D存储阵列体结构(MemoryArchitectureof3DArrayWithAlternatingMemoryStringOrientationandStringSelectStructures)」(美国专利公开号US2012/0182806A1，公开于2012年7月19日)，专利技术人为陈士弘与吕函庭的两件美国专利为本申请案的受让人所共同拥有，可做为参考。三维垂直栅极结构包括多个薄膜条叠层和覆盖在叠层上的字线结构，使得字线结构部分垂直地延伸于多个叠层之间，字线结构延伸的部分和多个薄膜条的交叉点处作为存储单元中的多条字线。多条薄膜位线在这个结构或是其他类型的存储结构中，可以是轻掺杂的且没有主体接触，故在装置的操作中多条薄膜位线与电荷载子的来源绝缘。在空穴载子供应不足的情况下会伤害结构的操作效率。因此，相关业者期望提供一种用于三维集成电路中具有较高操作效率的阵列结构。
技术实现思路
本专利技术是提供用于薄膜晶体管基材存储装置中可满足空穴载子供应需求的结构。一实施例中，一存储器可包括一二极管、一序列排列、一第一源极线、一第二源极线、多条字线以及一电路。二极管具有一第一端和一第二端。序列排列包括多个存储单元，序列排列例如是在NAND串行中由一第一末端上的一第一开关耦接于一位线，由一第二末端上的一第二开关耦接于二极管的第一端。可个别驱动的第一源极线和第二源极线分别耦接于二极管的第一端和第二端。多条字线耦接于对应的存储单元。电路耦接于第一、第二源极线，电路是依据操作模式以不同的偏压条件偏压第一、第二源极线。另一实施例中，电路是配置以在选择的存储单元或多个存储单元的一区块中运用一擦除偏压排列(erasebiasarrangement)以诱发空穴产生。用于n型通道的擦除偏压排列包括在第二源极线上的一源极侧偏压，该源极侧偏压顺向偏压该二极管以提供空穴的来源使得一或多条位线被擦除。擦除偏压排列亦可包括第一源极线保持浮动，在多条字线上施加擦除电压以诱发空穴产生。又一实施例中，编程偏压排列(programbiasarrangement)时电路是配置可运用在第一源极线上的一源极侧施加偏压以在编程操作中，第二源极线保持浮动或被施以偏压以逆向偏压二极管。不同实施例是包括一三维垂直栅极结构的三维存储排列，其中如上述的二极管可用于装置的一些操作模式中以提供一载子供应。一般而言，提供的实施例是用于半导体材料的多条位线的一空穴载子供应，位线可能与一导电性衬底绝缘且可能不具有主体接触。为了对本专利技术的其他方面与优点有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1绘示一三维垂直栅极NAND存储阵列结构的透视图，其中三维垂直栅极NAND存储阵列包括没有主体接触无结的薄膜位线。图2绘示本专利技术一实施例包括二极管结构的三维垂直栅极存储器的布局图。图2A、图2B、图2C绘示适用于如图2中的三维存储器中的二极管结构。图3绘示一工艺中的中间结构的布局图，其中该工艺是用于制造具有如图2A的二极管结构的类似图2的存储器结构。图3A、图3B是根据图3的布局图的工艺阶段所绘示的剖面图。图4绘示一工艺中的另一个中间结构的布局图，其中该工艺是用于制造具有如图2A的二极管结构的类似图2的存储器结构。图4A、图4B是根据图4的布局图的工艺阶段绘示额外的阶段的剖面图。图5绘示一工艺中的另一个中间结构的布局图，其中该工艺是用于制造类似图2中的结构。图5A、图5B是根据图5的布局图的工艺阶段绘示额外的阶段的剖面图。图6绘示一工艺中的另一个中间结构的布局图，其中该工艺是用于制造类似图2中的结构。图6A、图6B、图6C、图6D是根据图6的布局图的工艺阶段绘示额外的阶段的剖面图。图7绘示用于制造类似图2中的结构进行图6的工艺后的一个中间结构的布局图。图7A、图7B是根据图7的布局图的工艺阶段绘示额外的阶段的剖面图。图8绘示一工艺中的另一个中间结构的布局图，其中该工艺是用于制造具有如图2B的二极管结构的类似图2的存储器结构。图8A、图8B是根据图8的布局图的工艺阶段绘示额外的阶段的剖面图。图9绘示用于制造类似图2中的结构的工艺，在进行图8的工艺后的一个中间结构的布局图。图9A、图9B是根据图9的布局图的工艺阶段绘示额外的阶段的剖面图。图10绘示一工艺中的另一个中间结构的布局图，其中该工艺是用于制造具有如图2C的二极管结构的类似图2的存储器结构。图10A、图10B是根据图10的布局图的工艺阶段绘示额外的阶段的剖面图。图11绘示用于制造类似图2中的结构的工艺，进行图10的工艺后的另一个中间结构的布局图。图11A、图11B是根据图11的布局图的工艺阶段绘示额外的阶段的剖面图。图12是类似图2的三维NAND结构的示意图，图中绘示用于一编程操作的偏压排列。图13是类似图2的三维NAND结构的示意图，图中绘示用于一擦除操作的偏压排列。图14是类似图2的三维NAND结构的示意图，图中绘示一替代的擦除偏压排列。图15是类似图2的三维NAND结构的示意图，图中绘示一读取偏压排列。图16为另一三维NAND结构的示意图，其绘示一电路的每一个位线叠层都具有一二极管的一实施例，三维NAND结构是施以偏压以进行一编程操作。图17为包括三维存储器的集成电路的一简化方块图，其中三维存储器是包括实施例的一载子供应。【符号说明】10：阵列11：列译码器12：位线13：页缓冲器14：总体位线15、17：总线16、18、20：方块19：状态机23：数据输入线24：其他电路25：集成电路102、103、104、105、112、113、114、115、202、202-1、202-2、202-8、203、203-2：位线102B、103B、104B、105B、112A、113A、114A、115A、202-A～202-D、203-A～203-D、220、223、330、331：接触垫109、119、119-A1、119-A2、119-D1、119-D2：串行选择线栅极结构125-0～125-N、WL：字线126、127、GSL：接地选择线128：源极线205-1～205-8、210-A～210-D、211-A～211-D：串行选择连接219-1～219-8：第一源极线接触221-1～221-8：第二源极线接触220A～220D、605、606、607、650-1～650本文档来自技高网...

【技术保护点】
一种包括载子供应的半导体阵列排列，包括：一二极管，具有一第一端和一第二端；一序列排列(series arrangement)，包括多个存储单元，该序列排列由一第一末端上的一第一开关耦接于一位线，由一第二末端上的一第二开关耦接于该二极管的该第一端；一第一源极线和一第二源极线，分别连接于该二极管的该第一端和该第二端；多条字线，这些字线耦接于多个存储单元中对应的这些存储单元；以及一电路，耦接于这些字线、该第一源极线和该第二源极线，该电路是配置以在不同偏压条件下偏压该第一源极线和该第二源极线。

【技术特征摘要】
1.一种包括载子供应的半导体阵列排列，包括：一二极管，具有一第一端和一第二端；一序列排列(seriesarrangement)，包括多个存储单元，该序列排列由一第一末端上的一第一开关耦接于一位线，由一第二末端上的一第二开关耦接于该二极管的该第一端；一第一源极线和一第二源极线，分别连接于该二极管的该第一端和该第二端；多条字线，这些字线耦接于多个存储单元中对应的这些存储单元；以及一电路，耦接于这些字线、该第一源极线和该第二源极线，该电路是配置以在不同偏压条件下偏压该第一源极线和该第二源极线。2.根据权利要求1所述的半导体阵列排列，其中该电路是配置以运用一擦除偏压排列(erasebiasarrangement)以诱发空穴隧穿，该擦除偏压排列包括在该第二源极线上的一源极侧偏压，该源极侧偏压是顺向偏压该二极管，当该第一源极线保持浮动时，这些字线上的擦除电压诱发空穴隧穿。3.根据权利要求1所述的半导体阵列排列，其中该电路是配置以运用一编程偏压排列(programbiasarrangement)，该编程偏压排列包括该第一源极线上的一源极侧偏压，该第二源极线保持浮动或被施以偏压以逆向偏压该二极管。4.根据权利要求1所述的半导体阵列排列，其中这些存储单元包括多个薄膜晶体管单元。5.根据权利要求1所述的半导体阵列排列，其中这些存储单元包括排列在一单一的半导体条上的多个薄膜晶体管单元，在该单一的半导体条中该二极管的该第一端包括一掺杂区。6.根据权利要求1所述的半导体阵列排列，其中这些存储单元包括排列在一单一的半导体条上的多个薄膜晶体管单元，在该单一的半导体条中该二极管的该第一端与该第二端各自包括一掺杂区。7.根据权利要求1所述的半导体阵列排列，其中这些存储单元包括排列在覆盖于一半导体衬底上面的一单一的半导体条上的多个薄膜晶体管单元，该二极管的该第一端包括耦接于该单一的半导体条和该半导体衬底的一掺杂半导体材料，该二极管的该第二端包括在该半导体衬底中的一掺杂区。8.根据权利要求1所述的半导体阵列排列，其中该序列排列为一与非门(NAND)串行，该半导体阵列排列包括耦接于该二极管的该第一端的至少一额外的与非门串行。9.根据权利要求1所述的半导体阵列排列，其中这些存储单元在一读取模式中是配置用于一n型通道操作，该二极管的该第一端具有n型掺杂，而该二极管的该第二端具有p型掺杂。10.根据权利要求1所述的半导体阵列排列，其中这些存储单元在一读取模式中是配置用于一p型通道操作，该二极管的该第一端具有p型掺杂，而该二极管的该第二端具有n型掺杂。11.根据权利要求1所述的半导体阵列排列，其中这些存储单元包括一薄膜、多个垂直栅极单元。12.一种包括载子供应的半导体阵列排列，包括：一三维阵列，包括多个水平面，这些水平面中的每一个包括一接触垫和自该接触垫延伸的多个半导体材料条；多个第一二极管端，这些第一二极管端的其中之一是远程上的一或多个这些半导体材料条的一接触点；一第二二极管端，该第二二极管端接触这些第一二极管端中的一个；一第一源极线，连接于这些第一二极管端；一第二源极线，连接于该第二二...

【专利技术属性】
技术研发人员：胡志玮，叶腾豪，施彦豪，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71