非易失性存储器件及其制造方法技术

一种非易失性存储器件包括：衬底，所述衬底包括第一字线形成区、第二字线形成区、以及插入在第一字线形成区与第二字线形成区之间的支撑区；第一层叠结构，所述第一层叠结构设置在第一字线形成区和第二字线形成区中的每个的衬底之上，并且所述第一层叠结构中交替地层叠多个层间电介质层和多个导电层；第二层叠结构，所述第二层叠结构设置在支撑区的衬底之上，并且所述第二层叠结构中交替地层叠多个层间电介质层和多个空间；沟道层，所述沟道层设置在第一层叠结构中；以及存储层，存储层设置在沟道层与所述多个导电层中的每个之间。

【技术实现步骤摘要】
【专利摘要】一种非易失性存储器件包括：衬底，所述衬底包括第一字线形成区、第二字线形成区、以及插入在第一字线形成区与第二字线形成区之间的支撑区；第一层叠结构，所述第一层叠结构设置在第一字线形成区和第二字线形成区中的每个的衬底之上，并且所述第一层叠结构中交替地层叠多个层间电介质层和多个导电层；第二层叠结构，所述第二层叠结构设置在支撑区的衬底之上，并且所述第二层叠结构中交替地层叠多个层间电介质层和多个空间；沟道层，所述沟道层设置在第一层叠结构中；以及存储层，存储层设置在沟道层与所述多个导电层中的每个之间。【专利说明】 相关申请的交叉引用 本申请要求2013年4月9日提交的韩国专利申请No. 10-2013-0038635的优先权， 其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种非易失性存储器件，更具体而言，涉及一种包括 从衬底垂直地层叠的多个存储器单元的。
技术介绍
非易失性存储器件即使在电源被切断时也保持储存在其中的数据，各种非易失性 存储器件，例如NAND型快闪存储器等，已被广泛地使用。 近来，随着二维（2D)存储器件(其中在硅衬底之上将多个存储器单元形成为单层） 的集成度接近其极限，已经提出了各种3D非易失性存储器件(其中从硅衬底垂直地层叠多 个存储器单元)。 图1A和图1B示出现有非易失性存储器件。图1A是现有非易失性存储器件的平 面图，图1B是沿着图1A的线A-A'截取的截面图。 参见图1A和图1B，多个半导体柱体11设置在衬底10之上以沿垂直于衬底10的 方向延伸。多个半导体柱体11沿着第一方向和第二方向布置成矩阵形。另外，在衬底10 之上设置有多个绝缘层12和导电层13交替层叠的层叠结构。层叠结构被设置成包围半导 体柱体11。在层叠结构与半导体柱体11之间，插入有存储层14。存储层14用来通过储存 电荷或将电荷放电而储存数据。一个半导体柱体11、与该半导体柱体11接触的一个导电层 13、以及插入在上述二者之间的存储层14,可以构成一个存储器单元MC。因此，可以看出沿 着从衬底10垂直的方向层叠了多个存储器单元MC。 绝缘层12和导电层13的层叠结构可以在包围沿第二方向设置的半导体柱体11 的同时沿第二方向延伸。分别包围沿第一方向相邻的半导体柱体11的层叠结构通过位于 两个半导体柱体11之间的缝隙S而相互隔离。这是为了单独地操作沿第一方向相邻的存储 器单元MC，即使沿第一方向设置的半导体柱体11连接到相同的互连(例如，相同的位线)。 然而，当缝隙S位于层叠结构之间时，层叠结构可能随着为了改善器件集成度而 增加层叠结构的高度而倾斜。 为了防止层叠结构倾斜，可能会多次执行形成层叠结构和缝隙S的工艺。然而，在 此情况下，可能会增加工艺次数和制造成本。
技术实现思路
本专利技术的各种示例性实施例针对一种可以提高集成度、防止在工艺期间产生缺陷 以及降低工艺难度的。 根据本专利技术的一个示例性实施例，一种非易失性存储器件可以包括：衬底，所述衬 底包括第一字线形成区、第二字线形成区、以及插入在所述第一字线形成区与所述第二字 线形成区之间的支撑区；第一层叠结构，所述第一层叠结构设置在所述第一字线形成区和 所述第二字线形成区中的每个的衬底之上，并且其中交替地层叠多个层间电介质层和多个 导电层；第二层叠结构，所述第二层叠结构设置在所述支撑区的衬底之上，并且所述第二层 叠结构中交替地层叠有所述多个层间电介质层和多个空间；沟道层，所述沟道层设置在所 述第一层叠结构中；以及存储层，所述存储层插入在所述沟道层与所述多个导电层中的每 个之间。 根据本专利技术的另一个示例性实施例，一种制造非易失性存储器件的方法可以包括 以下步骤：在衬底之上形成层叠结构，所述层叠结构包括交替层叠的多个层间电介质层和 多个牺牲层；利用掩模图案作为刻蚀阻挡层来刻蚀所述层叠结构到至少穿通最下层的牺牲 层的深度，其中，所述掩模图案覆盖第一字线形成区、第二字线形成区、以及插入在所述第 一字线形成区与所述第二字线形成区之间的支撑区；通过去除由刻蚀而暴露出的所述多个 牺牲层来形成凹槽；在形成有所述凹槽的所得结构之上形成导电层；以及去除所述导电层 的一部分，使得所述第一字线形成区和所述第二字线形成区中的凹槽的导电层保留，而所 述支撑区中的凹槽的导电层被去除。 根据本专利技术的又一个示例性实施例，一种制造非易失性存储器件的方法可以包括 以下步骤：在衬底之上形成层叠结构，所述层叠结构包括交替层叠的多个层间电介质层和 多个导电层；利用掩模图案作为刻蚀阻挡层来刻蚀所述层叠结构到至少穿通最下层的牺牲 层的深度，其中，所述掩模图案覆盖第一字线形成区、第二字线形成区、以及插入在所述第 一字线形成区与所述第二字线形成区之间的支撑区；以及去除所述多个导电层的一部分， 使得所述第一字线形成区和所述第二字线形成区中的所述多个导电层保留，而所述支撑区 中的所述多个导电层被去除。 【专利附图】【附图说明】 图1A和图1B示出现有非易失性存储器件。 图2至图7是示出根据本专利技术的一个实施例的的 图。 图8至图11是示出根据本专利技术的另一个实施例的非易失性存储器件及其制造方 法的图。 图12和图13是示出根据本专利技术的另一个实施例的非易失性存储器件的图。 图14是示出根据本专利技术的另一个实施例的非易失性存储器件的图。 【具体实施方式】 以下将结合附图更详细地描述各种实施例。然而，本专利技术可以实施为不同形式，而 不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开深入和完整， 并且将本专利技术的范围完全地传达给本领域技术人员。在本公开中，附图标记在本专利技术的各 个附图和实施例中直接对应于相似标记部分。 附图并非按比例绘制，在某些情况，为了清楚地示出实施例的特征，可能对比例进 行放大。应当容易理解，本公开中的"在…上"和"在…之上"的意思应当以最广义的方式 来解释，使得"在…上"的意思不仅指"直接在…上"，而且还指在之间具有中间特征或中间 层的情况下的"在某物上"；"在…之上"也不仅指在上面，而且还指在之间具有中间特征或 中间层的情况下的在某物上面。应当注意的是，在说明书中，"连接/耦接"不仅指一个元 件直接耦接另一元件，而且还指经由中间元件间接耦接另一元件。另外，只要句中未特意提 及，单数形式可以包括多数形式。 图2至图7是用于说明根据本专利技术的一个实施例的非易失性存储器件及其制造方 法的图。图7是平面图，图2至图6分别是沿着图7的线B-B'、C-C'和D-D'截取的截面 图。 首先，将参照附图描述制造方法。 参见图2,提供具有预先形成的结构(未示出）的衬底100,所述预先形成的结构例 如为源极区等。 然后，在衬底100之上形成交替地层叠多个层间电介质层110和牺牲层120的层 叠结构。牺牲层120用来提供要形成以下所描述的字线的空间，层间电介质层110用来将 位于不同层的字线相互隔离开。层间电介质层110可以由例如氧化物形成，牺牲层120可 以由相对于层间电介质层110具有刻蚀选择性的材料(例如，氮化物）形成。在本专利技术的本 实施例中，形成三个牺牲层120。然而，本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：衬底，所述衬底包括第一字线形成区、第二字线形成区、以及插入在所述第一字线形成区与所述第二字线形成区之间的支撑区；第一层叠结构，所述第一层叠结构设置在所述第一字线形成区和所述第二字线形成区中的每个的衬底之上，并且所述第一层叠结构中交替地层叠有多个层间电介质层和多个导电层；第二层叠结构，所述第二层叠结构设置在所述支撑区的衬底之上，并且所述第二层叠结构中交替地层叠有所述多个层间电介质层和多个空间；沟道层，所述沟道层设置在所述第一层叠结构中；以及存储层，所述存储层插入在所述沟道层与所述多个导电层中的每个之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：崔殷硕，沈思用，李仁惠，郑承旭，吴政锡，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR