一种分离栅极式存储器、半导体器件及其制作方法。分离栅极式存储器额外设置一擦除栅，并将控制栅与擦除栅分别置于浮栅两侧，采用上述结构时，擦除操作不再由控制栅进行，而是由擦除栅进行，因而控制栅所需加的电压可以降低，如此可以减少沟道区的热电子效应，进而可以避免热电子效应引起的存储器件退化；此外，由于控制栅所需加的电压降低，因而控制栅下的栅氧化层可以变薄，控制栅及其下的栅氧化层的制作可以与外围电路区逻辑晶体管的栅极及其下的栅氧化层的制作工艺兼容，在电路设计上也更有利于与逻辑电路的兼容。
【技术实现步骤摘要】
本专利技术涉及半导体制造
，尤其涉及一种分离栅极式存储器、半导体器件 及其制作方法。
技术介绍
随机存储器，例如DRAM与SRAM，在使用过程中存在掉电后所存储的数据丢失的问 题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念 的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易 失性存储器主要包括两种基本的结构：堆叠栅极（stack gate)结构和分离栅极式（split gate)结构。堆叠栅极结构存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置 栅极多晶硅层、氧化物/氮化物/氧化物叠层和控制电子存储和释放的控制栅极多晶硅层。 分离栅极式结构存储器，如图1所示，也包括遂穿氧化物层11、存储电子的浮置栅极多晶硅 层12、氧化物/氮化物/氧化物叠层13和控制栅极多晶硅层14,但与堆叠栅极结构存储器 不同的是，控制栅极多晶硅层14分为两部分，第一部分141位于浮置栅极多晶硅层12与氧 化物/氮化物/氧化物叠层13形成的堆叠结构的上方部分区域，第二部分142位于上述堆 叠结构的一侧，遂穿氧化物层11位于控制栅极多晶硅层14与浮置栅极多晶硅层12之间。 为实现控制栅极多晶硅层14与衬底10、浮置栅极多晶硅层12与衬底10之间的隔绝，两者 之间分别设置栅氧化层15、16。在存储和擦写性能上，分离栅极式结构存储器避免堆叠栅极 结构存储器的过度擦写问题。 在向分离栅极式快闪存储器写入和/或擦除数据时，通常使用相对于电源电压 Vcc的高电压源漏区形成热载流子通道，电子载流子遂穿过隔绝浮栅与源漏区的氧化层注 入浮栅或从浮栅中抽出。 然而，实际使用中发现，上述分离栅极式快闪存储器存在一定问题。例如对于擦除 操作，一般使用的电压大于7V，例如为12V，这容易造成沟道区的热电子效应，使用一段时 间后，容易导致分离栅极式快闪存储器可靠性降低，即存储器出现性能退化。 此外，通常，分离栅极式快闪存储器为实现一定功能，周围会存在外围电路 (Periphery Circuit)，主要为逻辑电路，包括逻辑晶体管。如果将分离栅极式快闪存储器 与逻辑晶体管都做在分立的集成芯片上，整个存储器的运行速度会受到快闪存储器和外围 电路间的信号传输带宽限制。目前，现有技术中出现了将逻辑晶体管嵌入分离栅极式快闪 存储器的集成半导体器件。 参照图1所示，由于控制栅14 (具体为控制栅14的第二部分142)下的栅氧化层 15需较厚，这是因为，在擦除过程中，控制栅14施加高压，栅氧化层15若不足够厚，则会出 现从衬底10中拉电子进入控制栅14的问题。而外围电路区的逻辑晶体管的栅氧化层较 薄，上述集成半导体器件在制作过程中，具有较厚栅氧化层15的分离栅极式快闪存储器与 逻辑晶体管的制作工艺不兼容。 有鉴于此，本专利技术提供一种新的，以 解决上述技术问题。
技术实现思路
本专利技术解决的问题是提高存储晶体管的性能可靠性，同时提高存储晶体管与外围 电路区逻辑晶体管的工艺兼容性。 为解决上述问题，本专利技术的一方面提供一种分离栅极式存储器，包括： 形成有源区与漏区的半导体衬底； 位于部分源区与部分沟道区上的第一栅氧化层，以及位于所述第一栅氧化层上的 浮栅； 位于另外部分沟道区与部分漏区上的第二栅氧化层，以及位于所述第二栅氧化层 上的控制栅，所述第一栅氧化层以及浮栅的侧壁与所述第二栅氧化层以及控制栅的侧壁之 间具有绝缘层； 位于所述源区的绝缘氧化层，以及位于所述绝缘氧化层上的擦除栅； 以及位于所述擦除栅与所述浮栅之间的遂穿绝缘层。 可选地，所述分离栅极式存储器为一对，该两个分离栅极式存储器沿所述擦除栅 呈镜面对称。 可选地，所述第二栅氧化层的厚度范围为lnm?10nm。 可选地，所述源区设置有导电插塞，用于对所述源区施加电压。 可选地，所述绝缘层的厚度范围为20nm?lOOnm。 本专利技术的另一方面提供一种半导体器件，包括：存储单元区与外围电路区，所述 外围电路区具有逻辑晶体管，其中所述存储单元区具有上述任一项所述的分离栅极式存储 器。 本专利技术的第三方面提供一种半导体器件的制作方法，包括： 提供至少包括存储单元区与外围电路区的半导体衬底； 在所述半导体衬底表面自下而上依次形成第一氧化层以及第一多晶硅层，在所述 第一多晶硅层上形成具有第一沟槽的硬掩膜层，第一沟槽及周围部分区域的硬掩膜层位于 存储单元区，另外部分区域的硬掩膜层位于外围电路区； 在所述第一沟槽的侧壁形成第一侧墙，以所述第一侧墙为掩膜刻蚀所述第一多晶 硅层与至少部分厚度的第一氧化层形成第二沟槽； 在所述第二沟槽底部的半导体衬底进行离子注入以形成存储晶体管的源区； 在所述第二沟槽的底部及侧壁形成第二氧化层，在所述第二氧化层上形成第二多 晶硅层至填满所述第二沟槽，所述第二沟槽内的第二多晶硅层形成擦除栅，所述第二沟槽 侧壁的第二氧化层形成隧穿绝缘层，所述第二沟槽底部的第二氧化层和第一氧化层形成绝 缘氧化层； 光刻刻蚀去除硬掩膜层及其下的第一多晶娃层与第一氧化层暴露出第一侧墙、第 一多晶硅层以及第一氧化层的侧壁以及半导体衬底表面，保留的第一侧墙下的第一多晶硅 层与第一氧化层分别形成浮栅与第一栅氧化层； 在暴露出的所述第一侧墙、第一多晶硅层以及第一氧化层的侧壁形成第二侧墙； 在所述暴露出的半导体衬底表面自下而上形成第三氧化层以及第三多晶硅层，光 刻刻蚀所述第三氧化层以及第三多晶硅层以在存储单元区分别形成第二栅氧化层与控制 栅，在外围电路区形成逻辑晶体管的栅氧化层与栅极； 在第二栅氧化层与控制栅的侧壁以及逻辑晶体管的栅氧化层与栅极的侧壁形成 第三侧墙，以所述第三侧墙为掩膜进行离子注入，分别形成存储晶体管的漏区以及逻辑晶 体管的源漏区。 可选地，形成所述第二沟槽时，以第一侧墙为掩膜刻蚀所述第一多晶硅层与全部 厚度的第一氧化层，所述第二沟槽的底部及侧壁形成第二氧化层后，第二沟槽底部的第二 氧化层形成绝缘氧化层。 可选地，所述制作方法还包括：在所述存储晶体管的漏区以及逻辑晶体管的源漏 区形成层间介质层，所述层间介质层还形成在存储晶体管的部分源区表面，在所述在存储 晶体管的源区表面上的层间介质层内形成连接所述源区的导电插塞。 可选地，所述第二侧墙采用化学气相沉积法形成，厚度范围为20nm?100nm。 与现有技术相比，本专利技术的技术方案具有以下优点：额外设置一擦除栅，并将控制 栅与擦除栅分别置于浮栅两侧，采用上述结构时，擦除操作不再由控制栅进行，而是由擦除 栅进行，因而控制栅所需加的电压可以降低，如此可以避免沟道区的热电子效应，进而避免 该热电子效应导致的存储器性能退化；此外，由于控制栅所需加的电压降低，因而控制栅下 的栅氧化层可以变薄，控制栅及其下的栅氧化层的制作可以与外围电路区逻辑晶体管的栅 极及其下的栅氧化层的制作工艺兼容；其三，在电路设计上也更有利于与逻辑电路的兼容。 【附图说明】 图1是现有技术中的分离栅极式存储器的剖面结构示意图； 图2是本专利技术实施例中的分离栅极式存储器的剖面结构示本文档来自技高网...
【技术保护点】
一种分离栅极式存储器，其特征在于，包括：形成有源区与漏区的半导体衬底；位于部分源区与部分沟道区上的第一栅氧化层，以及位于所述第一栅氧化层上的浮栅；位于另外部分沟道区与部分漏区上的第二栅氧化层，以及位于所述第二栅氧化层上的控制栅，所述第一栅氧化层以及浮栅的侧壁与所述第二栅氧化层以及控制栅的侧壁之间具有绝缘层；位于所述源区的绝缘氧化层，以及位于所述绝缘氧化层上的擦除栅；以及所述位于所述擦除栅与所述浮栅之间的遂穿绝缘层。
【技术特征摘要】
1. 一种分离栅极式存储器，其特征在于，包括： 形成有源区与漏区的半导体衬底； 位于部分源区与部分沟道区上的第一栅氧化层，以及位于所述第一栅氧化层上的浮 栅； 位于另外部分沟道区与部分漏区上的第二栅氧化层，以及位于所述第二栅氧化层上的 控制栅，所述第一栅氧化层以及浮栅的侧壁与所述第二栅氧化层以及控制栅的侧壁之间具 有绝缘层； 位于所述源区的绝缘氧化层，以及位于所述绝缘氧化层上的擦除栅； 以及所述位于所述擦除栅与所述浮栅之间的遂穿绝缘层。2. 根据权利要求1所述的分离栅极式存储器，其特征在于，所述分离栅极式存储器为 一对，该两个分离栅极式存储器沿所述擦除栅呈镜面对称。3. 根据权利要求1所述的分离栅极式存储器，其特征在于，所述第二栅氧化层的厚度 范围为lnm?10nm。4. 根据权利要求1所述的分离栅极式存储器，其特征在于，所述源区设置有导电插塞， 用于对所述源区施加电压。5. 根据权利要求1所述的分离栅极式存储器，其特征在于，所述绝缘层的厚度范围为 20nm ?lOOnm。6. -种半导体器件，包括：存储单元区与外围电路区，所述外围电路区具有逻辑晶体 管，其特征在于，所述存储单元区具有权利要求1至5中任一项所述的分离栅极式存储器。7. -种半导体器件的制作方法，其特征在于，包括： 提供至少包括存储单元区与外围电路区的半导体衬底； 在所述半导体衬底表面自下而上依次形成第一氧化层以及第一多晶硅层，在所述第一 多晶硅层上形成具有第一沟槽的硬掩膜层，第一沟槽及周围部分区域的硬掩膜层位于存储 单元区，另外部分区域的硬掩膜层位于外围电路区； 在所述第一沟槽的侧壁形成第一侧墙，以所述第一侧墙为掩膜刻蚀所述第一多晶硅层 与至少部分厚度的第一氧化层形成第二沟槽； 对所述第二沟槽底部的...
【专利技术属性】
技术研发人员：张凌越，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31
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