存储器单元阵列及其形成方法和驱动方法技术

一种存储器单元阵列及其形成方法和驱动方法，所述存储器单元阵列包括：半导体衬底，包括：第一有源区、第二有源区、隔离结构；第一有源区上的存储器单元包括：第一存储单元、第二存储单元、第一存储单元和第二存储单元之间的选择栅、位于第二存储单元一侧的第二有源区内的源极、位于第一存储单元另一侧的第一有源区内的漏极；平行排列的位线，同一个第一有源区上的存储器单元的漏极与同一位线连接；平行排列的第一控制线、第二控制线和字线，同一行的第一存储单元与同一根第一控制线连接，同一行的第二存储单元与同一根第二控制线连接，同一行的选择栅与同一根字线连接。所述存储器单元阵列可以降低读取操作时的能耗，提高读取效率。

【技术实现步骤摘要】
存储器单元阵列及其形成方法和驱动方法
本专利技术涉及半导体
，特别涉及一种存储器单元阵列及其形成方法和驱动方法。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(闪存)和FRAM(铁电存储器)等。存储器中，闪存的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。闪存结构一般包括浮栅结构和位于所述浮栅结构上方的控制栅。请参考图1，为现有技术形成的闪存单元的结构示意图。所述闪存单元主要包括：半导体衬底10，位于半导体衬底10表面的浮栅介质层21、位于所述浮栅介质层21表面的浮栅极22、位于浮栅极22表面的控制栅介质层31、位于控制栅介质层31表面的控制栅极32，以及位于控制栅极32、控制栅介质层31、浮栅极22、浮栅介质层21侧面的选择栅40、位于所述选择栅40和浮栅极22、浮栅介质层21、半导体衬底10之间的隧穿氧化层33，位于控制栅极32远离选择栅40一侧的半导体衬底10内的源漏区11。上述闪存单元包括位于选择栅40两侧的两个对称的存储单元：第一存储单元和第二存储单元。请参考图2，为现有闪存单元构成的闪存阵列。所述闪存阵列包括若干字线(WLn、WLn+1、……)、若干第一控制线CG1、若干第二控制线CG2、与第一控制线CG1连接的若干第一存储单元51、与第二控制线CG2连接的若干第二存储单元52、若干平行排列的位线(BL1-n、BL1-2、BL1-1、BL1、BL2、BL2+1、BL2+2、BL2+n)与对应的源漏区之间通过接触孔60连接，同一行的闪存单元中第一存储单元51和第二存储单元52共用一条与选择栅连接的字线，第一控制线CG1和第二控制线CG2分别位于同一条字线的两侧且与其平行，字线和位线垂直且绝缘。相邻闪存单元之间共用源漏极。上述闪存阵列通过对字线、第一控制线、第二控制线以及源漏极区域施加不同的工作电压以实现对闪存单元的读取、编程和擦除操作。上述闪存阵列在工作过程中，能耗较大，工作效率较低。
技术实现思路
本专利技术解决的问题是提供一种存储器单元阵列及其形成方法和驱动方法，可以减少所述存储器单元阵列的能耗。为解决上述问题，本专利技术提供一种存储器单元阵列，包括：半导体衬底，所述半导体衬底内包括：若干平行排列的第一有源区、与第一有源区垂直的若干平行排列的第二有源区、包围所述第一有源区和第二有源区的隔离结构；位于相邻第二有源区之间的第一有源区上的若干存储器单元，所述若干存储器单元按矩阵排列，所述存储器单元包括：沿第一有源区长度方向排列的第一存储单元和第二存储单元，所述第二存储单元位于第一有源区上靠近第二有源区一侧、位于第一存储单元和第二存储单元之间的选择栅、位于所述第二存储单元一侧的第二有源区内的源极、位于所述第一存储单元另一侧的第一有源区内的漏极；若干平行排列的位线，位于同一个第一有源区上的存储器单元的漏极通过金属互连结构与同一位线连接；若干平行排列的第一控制线、第二控制线和字线，位于同一行的存储单元的第一存储单元通过金属互连结构与同一根第一控制线连接，位于同一行的存储器单元的第二存储单元通过金属互连结构与同一根第二控制线连接，位于同一行存储器单元的选择栅通过金属互连结构与同一根字线连接。可选的，所述第一存储单元包括：位于选择栅一侧的第一有源区表面的第一浮栅结构和位于所述第一浮栅结构上的第一控制栅结构；所述第二存储单元包括：位于选择栅另一侧的第一有源区表面的第二浮栅结构和位于所述第二浮栅结构上的第二控制栅结构。可选的，还包括位于第一控制栅结构上和第二控制栅结构上的第一侧墙；位于第一侧墙、第一控制栅结构、第一浮栅结构侧壁表面和所述第一侧墙、第二控制栅结构、第二浮栅结构侧壁表面的第二侧墙。可选的，所述位线位于第一有源区的上方且沿第一有源区的长度方向平行排列。可选的，同一个第一有源区上的相邻存储单元之间共享同一漏极或同一源极。可选的，所述第二有源区为源极，位于同一行的存储器单元共享同一源极。为解决上述问题本专利技术的技术方案还提供一种上述存储器单元阵列的形成方法，包括：提供半导体衬底，所述半导体衬底内包括：若干平行排列的第一有源区、与第一有源区垂直的若干平行排列的第二有源区、包围所述第一有源区和第二有源区的隔离结构；在相邻第二有源区之间的第一有源区上形成若干矩阵排列的存储器单元，所述存储器单元包括沿第一有源区长度方向排列的第一存储单元和第二存储单元，所述第二存储单元位于第一有源区上靠近第二有源区一侧、位于第一存储单元和第二存储单元之间的选择栅、位于所述第二存储单元一侧的第二有源区内的源极和所述第一存储单元另一侧的第一有源区内的漏极；形成若干位线，位于同一有源区上的存储单元的漏极通过金属互连结构与同一根位线连接；形成若干平行排列的第一控制线、第二控制线和字线，位于同一行的存储器单元的第一存储单元通过金属互连结构与同一根第一控制线连接，位于同一行的存储器单元的第二存储单元通过金属互连结构与同一根第二控制线连接，位于同一行的存储器单元的选择栅通过金属互连结构与同一根字线连接。本专利技术的技术方案还提供一种上述存储器单元阵列的驱动方法，包括：提供上述存储器单元阵列；确定待读取的存储单元所在的存储器单元；将该存储器单元的源极接地；对与该存储器单元的选择栅连接的字线施加第一电压，所述第一电压适于在选择栅下方的半导体衬底内形成反型层；对与该存储器单元的漏极连接的位线施加第二电压，所述第二电压适于使半导体衬底内的载流子发生迁移；若对该存储器单元的第一存储单元进行读取操作，则对与该存储器单元的第二存储单元连接的第二控制线施加第三电压，与该存储器单元的第一存储单元连接的第一控制线接地，所述第三电压适于使第二存储单元下方的半导体衬底内形成反型层；若对该存储器单元的第二存储单元进行读取操作，则对与该存储器单元的第一存储单元连接的第一控制线施加第四电压，与该存储器单元的第二存储单元连接的第二控制线接地，所述第四电压适于使第一存储单元下方的半导体衬底内形成反型层。可选的，所述第一电压与第三电压或第四电压相同。可选的，所述第一电压范围为4V～5V，所述第二电压范围为0.6V～1V，所述第三电压范围为4V～5V。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术的技术方案中，所述存储器单元阵列的半导体衬底包括若干平行排列的第一有源区、与第一有源区垂直的若干平行排列的第二有源区、包围所述第一有源区和第二有源区的隔离结构，不同的第一有源区之间通过隔离结构隔离，仅通过第二有源区连接；相邻第二有源区之间的第一有源区上形成有若干矩阵排列的存储器单元，所述存储器单元包括第一存储单元、第二存储单元、选择栅和位于第一有源区内的漏极和第二有源区内的源极。由于所述存储器单元阵列的不同第一有源区之间仅通过第二有源区连接，当第二有源区接地时，相邻的第一有源区之间相互隔离，与不同第一有源区上的存储器单元连接的相邻位本文档来自技高网...

【技术保护点】
一种存储器单元阵列，其特征在于，包括：半导体衬底，所述半导体衬底包括：若干平行排列的第一有源区、与第一有源区垂直的若干平行排列的第二有源区、包围所述第一有源区和第二有源区的隔离结构；位于相邻第二有源区之间的第一有源区上的若干存储器单元，所述若干存储器单元按矩阵排列，所述存储器单元包括：沿第一有源区长度方向排列的第一存储单元和第二存储单元，所述第二存储单元位于第一有源区上靠近第二有源区一侧、位于第一存储单元和第二存储单元之间的选择栅、位于所述第二存储单元一侧的第二有源区内的源极、位于所述第一存储单元另一侧的第一有源区内的漏极；若干平行排列的位线，位于同一个第一有源区上的存储器单元的漏极通过金属互连结构与同一位线连接；若干平行排列的第一控制线、第二控制线和字线，位于同一行的存储单元的第一存储单元通过金属互连结构与同一根第一控制线连接，位于同一行的存储器单元的第二存储单元通过金属互连结构与同一根第二控制线连接，位于同一行存储器单元的选择栅通过金属互连结构与同一根字线连接。

【技术特征摘要】
1.一种存储器单元阵列，其特征在于，包括：半导体衬底，所述半导体衬底包括：若干平行排列的第一有源区、与第一有源区垂直的若干平行排列的第二有源区、包围所述第一有源区和第二有源区的隔离结构；位于相邻第二有源区之间的单个第一有源区上的两个存储器单元，所述两个存储器单元按矩阵排列，所述存储器单元包括：沿第一有源区长度方向排列的第一存储单元和第二存储单元，所述第二存储单元位于第一有源区上靠近第二有源区一侧、位于第一存储单元和第二存储单元之间的选择栅、位于所述第二存储单元一侧的第二有源区内的源极、位于所述第一存储单元另一侧的第一有源区内的漏极；若干平行排列的位线，位于同一个第一有源区上的存储器单元的漏极通过金属互连结构与同一位线连接；若干平行排列的第一控制线、第二控制线和字线，位于同一行的存储单元的第一存储单元通过金属互连结构与同一根第一控制线连接，位于同一行的存储器单元的第二存储单元通过金属互连结构与同一根第二控制线连接，位于同一行存储器单元的选择栅通过金属互连结构与同一根字线连接。2.根据权利要求1所述的存储器单元阵列，其特征在于，所述第一存储单元包括：位于选择栅一侧的第一有源区表面的第一浮栅结构和位于所述第一浮栅结构上的第一控制栅结构；所述第二存储单元包括：位于选择栅另一侧的第一有源区表面的第二浮栅结构、和位于所述第二浮栅结构上的第二控制栅结构。3.根据权利要求2所述的存储器单元阵列，其特征在于，还包括：位于第一控制栅结构上和第二控制栅结构上的第一侧墙；位于第一侧墙、第一控制栅结构、第一浮栅结构侧壁表面和所述第一侧墙、第二控制栅结构、第二浮栅结构侧壁表面的第二侧墙。4.根据权利要求1所述的存储器单元阵列，其特征在于，所述位线位于第一有源区的上方且沿第一有源区的长度方向平行排列。5.根据权利要求1所述的存储器单元阵列，其特征在于，同一个第一有源区上的相邻存储单元之间共享同一漏极或同一源极。6.根据权利要求1所述的存储器单元阵列，其特征在于，所述第二有源区为源极，位于同一行的存储器单元共享同一源极。7.一种根据权利要求1至6中任一项权利要求所述的存储器单元阵列的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底内包括...

【专利技术属性】
技术研发人员：于涛，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31