GOI_TDDB测试电路结构制造技术

本发明专利技术公开了一种GOI_TDDB测试电路结构，包括：衬底；多个栅氧层，形成于所述衬底上，所述栅氧层相互平行且呈指状分布；多晶硅层，沉积于所述栅氧层上，所述多晶硅层相互平行且呈指状分布；源极区和漏极区，分别位于最外侧栅氧层远离其他栅氧层的外侧衬底；STI，形成于所述衬底中，位于各个栅氧层之间以及位于栅氧层、源极区和漏极区的外侧。本发明专利技术由于采用了相互平行且呈指状分布的栅氧层和多晶硅层，在相邻栅氧层之间增加了STI，并且采用了宽度大于等于1.3um的源极区和漏极区，进而当导电沟道宽度低于65nm时可有效的保护GOI_TDDB测试电路结构中的栅氧层的形貌，进而使得GOI_TDDB测试的结果准确可靠。

【技术实现步骤摘要】

本专利技术涉及半导体测试领域，特别涉及一种针对半导体的GOI_TDDB（Gate Oxide Integrity_Time Dependent Dielectric Breakdown，栅氧完整性_经时击穿）的测试电路结构。
技术介绍
半导体的GOI_TDDB（Gate Oxide Integrity_Time Dependent Dielectric Breakdown，栅氧完整性_经时击穿）测试是半导体测试中的一项非常重要的测试项目。它可以用来预测半导体器件的使用寿命。MOS（Metal Oxide Semiconductor，金属氧化物半导体）器件的栅极结构由衬底上形成的栅氧层以及沉积于栅氧层上的多晶硅层组成，其中衬底材料如硅衬底，栅氧层的材料为二氧化硅。栅氧层的漏电流与栅氧层质量关系极大，漏点增加到一定程度即构成击穿。随着超大规模集成电路器件尺寸等比例缩小，芯片面积不断增大，相应地栅氧层的总面积也增大，存在缺陷的概率将增加，同时栅氧层的厚度随着集成电路器件尺寸的缩小也在不断的减小，但是加载到栅极的电压并未随着集成电路器件尺寸等比例缩小而同比例的减小，这便导致栅氧层中电场强度的增加，所以栅氧层击穿在MOS器件的各种失效现象中最为常见。所以，栅氧层的完整性和抗击穿能力将直接影响到MOS器件的使用寿命。在栅极上加恒定的电压，使器件处于积累状态，这就是一般所说的TDDB。经过一段时间后，栅氧层就会被击穿，在栅极上施加恒定电压开始到栅氧层被击穿结束的这段期间所经历的时间就是在该条件下的栅氧层寿命。如图1a所示，为现有的一种GOI_TDDB测试电路结构的俯视图，图1b为图1a中沿x轴的切面结构。该GOI_TDDB测试电路结构包括衬底1、栅氧层2、多晶硅层3、虚置（dummy）多晶硅层5以及STI（Shallow Trench Isolation，浅沟道隔离）6。其中，栅氧层2形成于衬底1的表面，多晶硅层3沉积于所述栅氧层2上；在栅氧层2和多晶硅层3两侧的衬底1分别形成源极区41和漏极区42；在源极区41和漏极区42的外侧的衬底1中形成有STI 6，并且与源极区41和漏极区42相隔的STI 6的外侧的衬底1上形成有多个虚置多晶硅层5，多个虚置多晶硅层5之间的衬底1中也形成有STI 6；在栅氧层2、多晶硅层3、源极区41、漏极区42以及虚置多晶硅层5共同组成的结构外侧的衬底1表面为衬底表面区11，衬底表面区11与虚置多晶硅层5以下的衬底1之间也由STI 6隔离。该GOI_TDDB测试电路结构中，由栅氧层2和多晶硅层3构成了栅极结构，由衬底1上形成的栅氧层2和多晶硅层3以及栅氧层2和多晶硅层3两侧的源极区41和漏极区42共同构成了MOS结构。在多晶硅层3上形成有接触孔（contact）7并通过接触孔7连接金属线层8以引出栅极端子（Gate），由源极区41和漏极区42分别通过其上形成的接触孔以及金属线层（图中未示出）引出源极端子（Source）和漏极端子（Drain）、由衬底表面区11通过其上形成的接触孔以及金属线层（图中未示出）引出衬底端子（Substrate）。测试时对栅极端子、源极端子、漏极端子和衬底端子分别接入相应的测试电压，如源极端子、漏极端子和衬底端子均接地进而使得源极区41、漏极区42和衬底1接地，对栅极端子施加栅压，便可进行GOI_TDDB的测试。该现有的GOI_TDDB测试电路结构中，引入了多个虚置多晶硅层5。这是因为现有的GOI_TDDB测试电路结构中，由栅氧层2、多晶硅层3以及栅氧层2和多晶硅层3两侧的源极区41和漏极区42共同构成的MOS结构和该MOS结构周围的衬底表面区11之间具有较大范围的区域，如果不在该区域制备多个虚置多晶硅层5，则需要在源极区41和漏极区42外侧的衬底表面区11之间的较大范围的整个区域制备STI 6，这样就涉及到对一个较大范围的区域进行刻蚀和沉积的工艺过程以形成STI 6。而对于刻蚀过程来说，在一个较大区域进行刻蚀会使得刻蚀区域的平整度下降，进而使得所形成的STI 6的质量下降，这最终将影响GOI_TDDB的测试。而引入多个虚置多晶硅层5，便将源极区41和漏极区42外侧的衬底表面区11之间的较大范围的区域划分为若干个较小的区域以进行刻蚀工艺，这样所形成的STI 6的质量便可得到提升，最终会使得GOI_TDDB的测试更加有效。该现有的GOI_TDDB测试电路结构中，由栅氧层2、多晶硅层3以及栅氧层2和多晶硅层3两侧的源极区41和漏极区42共同构成的MOS结构会受到外围应力影响。该外围应力影响主要来源于源极区41和漏极区42外侧的STI 6对MOS结构的挤压作用（如图1a、图1b中的箭头所示），该挤压作用会直接影响到被测试的栅氧层2的形貌。当导电沟道宽度（关键尺寸）下降至65nm以下时，该源极区41和漏极区42外侧的STI 6对MOS结构的挤压作用便不可忽视，它会挤压其中的栅氧层2进而使得栅氧层2的缺陷增加，进而降低栅氧层2的性能，从而破坏GOI_TDDB测试结果，使得GOI_TDDB测试结果无法反应真实的器件性能。
技术实现思路
有鉴于此，本专利技术提供一种新型的GOI_TDDB测试电路结构，以消除源极区和漏极区外侧的STI对GOI_TDDB测试电路中的栅氧层的挤压作用，进而使得GOI_TDDB测试结果可靠。本申请的技术方案是这样实现的：一种GOI_TDDB测试电路结构，包括：衬底；多个栅氧层，形成于所述衬底上，所述栅氧层相互平行且呈指状分布；多晶硅层，沉积于所述栅氧层上，所述多晶硅层相互平行且呈指状分布；源极区和漏极区，分别位于最外侧栅氧层远离其他栅氧层的外侧衬底；STI，形成于所述衬底中，位于各个栅氧层之间以及位于栅氧层、源极区和漏极区的外侧。进一步，所述GOI_TDDB测试电路结构还包括：衬底表面区，位于STI远离源极区和漏极区的一侧。进一步，所述GOI_TDDB测试电路结构还包括：形成于所述多晶硅层上的接触孔；以及与所述接触孔电连接的金属线层。进一步，所有栅氧层的宽度均相等。进一步，相邻栅氧层之间的STI的宽度等于所述栅氧层的宽度。进一步，所述源极区的宽度大于等于1.3um，所述漏极区的宽度大于等于1.3um，所述源极区和漏极区的宽度相等。进一步，所有栅氧层的总面积为10um×10um、1um×0.08um或者3.6um×3.6um。进一步，所述衬底为N型衬底或者P型衬底。从上述方案可以看出，本专利技术的GOI_TD本文档来自技高网...

【技术保护点】
一种GOI_TDDB测试电路结构，其特征在于，所述GOI_TDDB测试电路结构包括：衬底；多个栅氧层，形成于所述衬底上，所述栅氧层相互平行且呈指状分布；多晶硅层，沉积于所述栅氧层上，所述多晶硅层相互平行且呈指状分布；源极区和漏极区，分别位于最外侧栅氧层远离其他栅氧层的外侧衬底；STI，形成于所述衬底中，位于各个栅氧层之间以及位于栅氧层、源极区和漏极区的外侧。

【技术特征摘要】
1.一种GOI_TDDB测试电路结构，其特征在于，所述GOI_TDDB测试电路结构
包括：
衬底；
多个栅氧层，形成于所述衬底上，所述栅氧层相互平行且呈指状分布；
多晶硅层，沉积于所述栅氧层上，所述多晶硅层相互平行且呈指状分布；
源极区和漏极区，分别位于最外侧栅氧层远离其他栅氧层的外侧衬底；
STI，形成于所述衬底中，位于各个栅氧层之间以及位于栅氧层、源极区和漏极区
的外侧。
2.根据权利要求1所述的GOI_TDDB测试电路结构，其特征在于，所述GOI_TDDB
测试电路结构还包括：
衬底表面区，位于STI远离源极区和漏极区的一侧。
3.根据权利要求1所述的GOI_TDDB测试电路结构，其特征在于，所述GOI_TDDB
测试电路结构还包括：
形成于所述多晶硅层上的接触孔；以及
与所述接触...

【专利技术属性】
技术研发人员：牛刚，刘竞文，于建姝，赵晓东，段晓博，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31