本发明公开了一种曝光机的曝光程序的验证方法及其使用的掩模。提供涂布有光刻胶层的芯片并提供掩模。掩模包括一衬底，衬底具有多级层IC图样与验证图样。多级层IC图样至少包括第一级层IC图样与第二级层IC图样。验证图样包括至少第一母图样与第一子...

本发明是有关于一种非挥发性记忆体及其操作方法。降低非挥发性记忆体中第二位元效应的操作方法，适用于具有第一储存位置与第二储存位置的N阶记忆胞(其中N为大于2的正整数)。该方法包括下列步骤：根据第二储存位置的位准，决定操作第一储存位置的操作...

本发明公开了由电流源相对大小决定频率的振荡器，此处所描述的一振荡电路包含一电路回路及多个电流源。此电路回路包含一具有该振荡信号的输出。此多个电流源独立地开启该振荡信号的一相位，该多个电流源控制该电路回路的节点的充电电流与放电电流的大小，...

本发明公开了一种集成电路装置及操作该集成电路装置的方法，该集成电路装置包括一交叉点阵列和一控制电路，该交叉点阵列包括多个位线和多个字线，该多个位线和该多个字线的多个交叉处包括多个二极管存储器装置；该控制电路是与该交叉点阵列耦合，该控制电...

本发明公开了一种集成电路三维存储器阵列及制造方法，涉及基于导体柱阵列及多个图案化导体平面的三维存储器元件及其制造方法，多个图案化导体平面包括邻接左侧及右侧界面区的导体柱的左侧及右侧导体。左侧及右侧界面区中的存储器构件包括一个可编程构件及...

本发明为接面场效应晶体管元件，包括第一型掺杂物的基板；基板中的第二型掺杂物的第一阱区；第一型掺杂物的一第二阱区和一第三阱区，于第一阱区中彼此分离；第一型掺杂物的第四阱区，位于第二阱区和第三阱区间；第二型掺杂物的第一扩散区，位于第四阱区及...

本发明是有关于一种记忆胞的操作方法，记忆胞具有位于电荷储存层中的第一储存区、第二储存区、第三储存区及第四储存区，且电荷储存层位于基底与字线之间。第一储存区与第二储存区分别邻近基底的凸出部的一侧的下部及上部，以及第三储存区与第四储存区分别...

一种于多位阶电荷补捉存储器阵列中储存资料的方法。在待编程的资料上执行出现率(例如是频率)的分析，以识别结合高编程电压和高出现频率的资料字符。这些字符被再分配以减少编程时间。

本发明揭露具有一非挥发存储单元阵列的集成电路，此集成电路具有一介电堆栈层于基板之上，及布植区域于该基板的该介电堆栈层之下。该介电堆栈层在一平面区域上是连续的，且包含此非挥发存储单元阵列储存非挥发数据于由该多条字符线与该多条位线所存取的该...

本发明揭露一种使用在一存储装置的存储子单元抹除方法，该方法包含当此抹除程序被暂停时程序化存储子单元。此抹除程序可以包含于一被选取存储单元中的存储子单元进行预程序化、抹除及软程序化。当接收一暂停命令时，举例而言以允许另一存储单元中存储子单...

本发明公开了一种调校治具，至少包括第一、第二、第三柱状型刻度器，第二柱状型刻度器设置于相对第一柱状型刻度器的位置，第三柱状型刻度器设置于第一和第二柱状型刻度器之间且位于两者的后方处；其中第一、第二和第三柱状型刻度器具有相同规格的刻度指针...

此处所描述的源极端感测技术根据自此存储单元源极终端所读取的电流与自该读取电流所导入的汲入电流之间的差值来决定储存于存储单元中的资料值。此汲入电流是响应由一介于第一与第二节点之间的操作电压大小而导入。于第一时间区间中，是响应该参考电流的大...

一种存储器单元装置，这种装置包括存储材料，可通过施加能量在第一与第二(顶部与底部)电极，改变电性；其中该顶部电极包括较大的主体部分与作用部。该存储材料以层状沉积在底部电极层之上，同时顶部电极的作用部基底与存储材料的表面小区域具有电接触。...

本发明是有关于一种具有变化沟道区介面的非易失性存储器的操作方法，此变化沟道区介面例如是举升的源极与漏极或凹入沟道区。

本发明公开了具有改良串行选择线和位线接触布局的三维存储装置，包含多个长条半导体材料所形成的山脊状叠层且由绝缘层分隔，安排成位线而通过译码电路与感测放大器耦接。长条半导体材料具有侧表面于山脊状叠层的侧面。多条导线安排成字线且与列译码器耦接...

本发明公开了一种包含凹陷部位电极的集成电路。该集成电路包含一第一电极包含一刻蚀的凹陷部位；一第二电极；以及一电阻变化材料填充该凹陷部位并耦接至该第二电极。

本发明是有关于一种静电放电保护电路的延迟电路及其保护的方法和集成电路，是用于静电保护的具有增加RC延迟时间的RC电路。此电路使用N型金属氧化物半导体场效应晶体管和P型金属氧化物半导体场效应晶体管，从而使用相对较小的布局面积就可以产生一较...

本发明是有关于一种半导体元件的操作方法，是利用体效应改善半导体元件的开启电流/关闭电流，以降低半导体元件的漏电流，该方法包括包括在半导体元件的导电性通道的形成期间以及半导体元件的非导电性通道的形成期间，提供大体上固定且非零的基体偏压至相...

本发明是有关于一种记忆体元件及其制造方法。该记忆体元件，包括基底、导体层、电荷储存层、多个第一、第二掺杂区及多个第一、第二记忆胞掺杂区。基底中具有多个沟渠。导体层配置于基底上且填满沟渠。电荷储存层配置于基底与导体层之间。第一、第二掺杂区...

本发明是有关于一种位元线结构、半导体元件及其形成方法。该半导体元件，包括基底、多个堆叠栅极结构、多个掺杂区、多个衬层、多个导体层、多个介电层及多条字元线。基底具有多个沟渠。堆叠栅极结构配置在沟渠之间的基底上。掺杂区配置于沟渠的侧壁及底部...