记忆胞的操作方法技术

本发明专利技术是有关于一种记忆胞的操作方法，记忆胞具有位于电荷储存层中的第一储存区、第二储存区、第三储存区及第四储存区，且电荷储存层位于基底与字线之间。第一储存区与第二储存区分别邻近基底的凸出部的一侧的下部及上部，以及第三储存区与第四储存区分别邻近基底的凸出部的另一侧的上部及下部，而第二储存区与第三储存区视为相同的上部储存区。此操作方法包括程序化上部储存区。首先，施加一个第一正电压至字线。接着，施加一个第二正电压至位于突出部顶部中的顶部位线。然后，分别施加一个底电压至位于突出部两侧的基底中的第一、第二底部位线。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种垂直。
技术介绍
记忆体为设计来储存资讯或资料的半导体元件。当电脑微处理器的功能变得越来越强，软件所进行的程序与运算也随之增加。因此，记忆体的容量需求也就越来越高。在各式的记忆体产品中，非挥发性记忆体，例如可电抹除可程序化只读记忆体(Electrically Era sable Programmable Readonly Memory,EEPROM)允许多次的资料程序化、读取及抹除操作，且其中储存的资料即使在记忆体被断电后仍可以保存。基于上述优点，可电抹除可程序化只读记忆体已成为个人电脑和电子设备所广泛采用的一种记忆体。典型的可电抹除且可程序化只读记忆体是以掺杂的多晶硅制作浮置栅极 (Floating Gate)与控制栅极(Control Gate)。当记忆体进行程序化(Program)时，注入浮置栅极的电子会均勻分布于整个多晶硅浮置栅极之中。然而，当多晶硅浮置栅极下方的穿隧氧化层有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠度。因此，为了解决可电抹除可程序化只读记忆体漏电流的问题，目前现有习知的一种方法是采用含有非导体的电荷储存层的堆叠式(Stacked)栅极结构来取代多晶硅浮置栅极。以电荷储存层取代多晶硅浮置栅极的另一项优点是，在元件程序化时，电子仅会在接近源极或漏极上方的通道局部性地储存。因此，在进行程序化时，可以分别对堆叠式栅极一端的源极区与控制栅极施加电压，而在接近于堆叠式栅极另一端的漏极区的电荷储存层中产生高斯分布的电子，并且也可以分别对堆叠式栅极一端的漏极区与控制栅极施加电压， 而在接近于堆叠式栅极另一端的源极区的电荷储存层中产生高斯分布的电子。故而，藉由改变控制栅极与其两侧的源极/漏极区所施加电压，可以在单一的电荷储存层之中存在两群具有高斯分布的电子、单一群具有高斯分布的电子或是不存在电子。因此，此种以电荷储存层取代浮置栅极的快闪记忆体，可以在单一的记忆胞之中写入四种状态，为一种单一记忆胞二位元(2bit s/1 cell)储存的快闪记忆体。为了提升单一记忆胞的位元数，现有习知技术中有一种具有垂直记忆胞的记忆体结构，为一种单一记忆胞四位元(4bits/l cell)储存的快闪记忆体。然而，在对具有垂直记忆胞的记忆体结构的选定位元进行程序化操作时，会对其他位元产生干扰，所以造成各位元之间难以区别，而无法达到多位元储存的效果。由此可见，上述现有的在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的，实属当前重要研发课题之一，亦成为当前业界极需改进的目标
技术实现思路
本专利技术的主要目的在于，克服现有的存在的缺陷，而提供一种新的，所要解决的技术问题是使其可达到单一记忆胞三位元储存的效果，非常适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种，其中记忆胞包括具有凸出部的基底、位于凸出部顶部中的顶部位线、分别位于凸出部两侧的基底中的第一底部位线与第二底部位线、设置于基底上方且与第一、第二底部位线相交的字线以及设置于字线与基底之间的一电荷储存层。其中，记忆胞具有位于电荷储存层中的第一储存区、第二储存区、第三储存区及第四储存区，第一储存区及第二储存区分别邻近凸出部的第一底部位线的一侧的下部及上部，第三储存区及第四储存区分别邻近凸出部的第二底部位线的一侧的上部及下部，而第二储存区与第三储存区视为相同的上部储存区。此操作方法包括程序化记忆胞的上部储存区。首先，施加一个第一正电压至字线。接着，施加一个第二正电压至顶部位线。然后，分别施加一个底电压至第一、第二底部位线。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的，其中所述的第一正电压例如是8伏特至12伏特，第二正电压与底电压之间的电位差例如是3伏特至5伏特，而底电压例如是0伏特。前述的，更包括程序化记忆胞的第一储存区。程序化记忆胞的第一储存区包括下列步骤。首先，施加一个第三正电压至字线。接着，施加一个顶电压至顶部位线。然后，施加一个第四正电压至第一底部位线。 前述的，其中所述的第三正电压例如是8伏特至12伏特，第四正电压与顶电压之间的电位差例如是3伏特至5伏特，而顶电压例如是0伏特。前述的，更包括程序化记忆胞的第四储存区。程序化记忆胞的第四储存区包括下列步骤。首先，施加一个第五正电压至字线。接着，施加一个顶电压至顶部位线。然后，施加一个第六正电压至第二底部位线。前述的，其中所述的第五正电压例如是8伏特至12伏特，第六正电压与顶电压之间的电位差例如是3伏特至5伏特，而顶电压例如是0伏特。前述的，更包括读取记忆胞的上部储存区。读取记忆胞的上部储存区包括下列步骤。首先，施加一个第七正电压至字线。接着，施加0伏特的电压至顶部位线。然后，施加一个第八正电压至第一底部位线。前述的，其中所述的第七正电压例如是2伏特至8伏特，而第八正电压例如是1伏特至2伏特。前述的，更包括读取记忆胞的上部储存区。读取记忆胞的上部储存区包括下列步骤。首先，施加一个第九正电压至字线。接着，施加0伏特的电压至顶部位线。然后，施加一个第十正电压至第二底部位线。前述的，其中所述的第九正电压例如是2伏特至8伏特，而第十正电压例如是1伏特至2伏特。前述的，更包括读取记忆胞的上部储存区。读取记忆胞的上部储存区包括下列步骤。首先，施加一个第十一正电压至字线。接着，施加0伏特的电压至顶部位线。然后，施加一个第十二正电压至第一底部位线。接下来，施加一个第十三正电压至第二底部位线。 前述的，其中所述的第十一正电压例如是2伏特至8伏特，第十二正电压例如是1伏特至2伏特，而第十三正电压例如是1伏特至2伏特。前述的，更包括读取记忆胞的第一储存区。读取记忆胞的第一储存区包括下列步骤。首先，施加一个第十四正电压至字线。接着，施加一个第十五正电压至顶部位线。然后，施加0伏特的电压至第一底部位线。前述的，其中所述的第十四正电压例如是2伏特至8伏特，而第十五正电压例如是1伏特至2伏特。前述的，更包括读取记忆胞的第四储存区。读取记忆胞的第四储存区包括下列步骤。首先，施加一个第十六正电压至字线。接着，施加一个第十七正电压至顶部位线。然后，施加0伏特的电压至第二底部位线。前述的，其中所述的第十六正电压例如是2伏特至8伏特，而第十七正电压例如是1伏特至2伏特。前述的，更包括抹除记忆胞的上部储存区。抹除记忆胞的上部储存区包括下列步骤。首先，施加一个第一负电压至字线。接着，施加一个第十八正电压至顶部位线。然后，使第一、第二底部位线浮置。前述的，其中所述的第一负电压例如是_4伏特至-7伏特，而第十八正电压例如是3伏特至6伏特。前述的，更包括抹除记忆胞的第一储存区。抹除记忆胞的第一储存区包括下列步骤。首先，施加一个第二负电压至字线。接着，使顶部位线浮置。然后， 施加一个第十九正电压至第一底部位线。前述的，其中所述的第二负电压例如是_4伏特至-7伏特，而第十九正电压例如是3伏特至6伏特。前述的，更包括抹除记忆胞的第四储存区。抹除记忆胞的本文档来自技高网...

【技术保护点】
１．一种记忆胞的操作方法，其特征在于该记忆胞包括具有一凸出部的一基底、位于该凸出部顶部中的一顶部位线、分别位于该凸出部两侧的该基底中的一第一底部位线与一第二底部位线、设置于该基底上方且与该第一、第二底部位线相交的一字线以及设置于该字线与该基底之间的一电荷储存层，且其中该记忆胞具有位于该电荷储存层中的一第一储存区、一第二储存区、一第三储存区及一第四储存区，该第一储存区及该第二储存区分别邻近该凸出部的该第一底部位线的一侧的下部及上部，该第三储存区及该第四储存区分别邻近该凸出部的该第二底部位线的一侧的上部及下部，而该第二储存区与该第三储存区视为相同的一上部储存区，该操作方法包括以下步骤：程序化该记忆胞的该上部储存区，包括：施加一第一正电压至该字线；施加一第二正电压至该顶部位线；以及分别施加一底电压至该第一、第二底部位线。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄育峰，叶腾豪，徐妙枝，韩宗廷，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71