记忆体元件及其制造方法技术

本发明专利技术是有关于一种记忆体元件及其制造方法。该记忆体元件，包括基底、导体层、电荷储存层、多个第一、第二掺杂区及多个第一、第二记忆胞掺杂区。基底中具有多个沟渠。导体层配置于基底上且填满沟渠。电荷储存层配置于基底与导体层之间。第一、第二掺杂区分别配置于沟渠底部下方的基底中以及相邻两个沟渠之间的基底上部中，且具有第一导电型。第一、第二记忆胞掺杂区分别配置于沟渠的侧表面的下部之间的基底中及邻近于第二掺杂区底部的基底中，且具有第二导电型。其中，第一导电型与第二导电型为不同的掺杂型态。本发明专利技术还提供了一种上述记忆体元件的制造方法。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种具有垂直记忆胞的。
技术介绍
记忆体为设计来储存资讯或资料的半导体元件。当电脑微处理器的功能变得越来越强，软件所进行的编程与运算也随之增加。因此，记忆体的容量需求也就越来越高。在各式的记忆体产品中，非挥发性记忆体允许多次的资料编程、读取及擦除操作，且其中储存的资料即使在记忆体被断电后仍可以保存。基于上述优点，非挥发性记忆体已成为个人电脑和电子设备所广泛采用的一种记忆体。非挥发性记忆体中的电子式可擦除可编程只读记忆体(ElectricallyErasable Programmable Read Only Memory, EEPROM)具有可进行多次资料的存入、读取、擦除等动作，且存入的资料在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种记忆体元件。典型的可电擦除且可编程只读记忆体是以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当记忆体进行编程(Program)时，注入浮置栅极的电子会均勻分布于整个多晶硅浮置栅极层之中。然而，当多晶硅浮置栅极层下方的穿隧氧化层有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠度。因此，为了解决可电子式擦除可编程只读记忆体元件漏电流的问题，目前现有习知的一种方法是采用含有非导体的电荷储存层的堆叠式(backed)栅极结构来取代多晶硅浮置栅极。以电荷储存层取代多晶硅浮置栅极的另一项优点是，在元件编程时，电子仅会在接近源极或漏极上方的通道局部性地储存。因此，在进行编程时，可以分别对堆叠式栅极一端的源极区与控制栅极施加电压，而在接近于堆叠式栅极另一端的漏极区的氮化硅层中产生高斯分布的电子，并且也可以分别对堆叠式栅极一端的漏极区与控制栅极施加电压， 而在接近于堆叠式栅极另一端的源极区的氮化硅层中产生高斯分布的电子。故而，藉由改变控制栅极与其两侧的源极/漏极区所施加电压，可以在单一的氮化硅层之中存在两群具有高斯分布的电子、单一群具有高斯分布的电子或是不存在电子。因此，此种以氮化硅材料取代浮置栅极的快闪记忆体，可以在单一的记忆胞之中写入四种状态，是一种单一记忆胞二位元Qbits/lcell)的快闪记忆体。为了提升单一记忆胞的位元数，现有习知技术中有一种具有垂直记忆胞的记忆体结构，其为一种单一记忆胞四位元(4bits/lcell)的快闪记忆体。然而，此具有垂直记忆胞的记忆体结构在垂直相邻的两位元之间容易发生电荷击穿(punch through)的现象，而产生严重漏电流的问题。此外，垂直记忆胞的记忆体结构还具有不对称启始电压与不对称编程速度等问题，而使得具有垂直记忆胞的记忆体元件的效能降低。由此可见，上述现有的在产品结构、制造方法与使用上， 显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的，以达到更高的记忆体密度，且能解决上述问题以使记忆体元件保有一定水准的元件效能，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
技术实现思路
本专利技术的目的在于，克服现有的记忆体元件存在的缺陷，而提供一种新的记忆体元件，所要解决的技术问题是使其具有较佳的元件效能，非常适于实用。本专利技术的另一目的在于，克服现有的记忆体元件的制造方法存在的缺陷，而提供一种新的记忆体元件的制造方法，所要解决的技术问题是使其可有效地解决具有垂直记忆胞的记忆体元件的电性问题，从而更加适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种记忆体元件，包括基底、导体层、电荷储存层、多个第一掺杂区、多个第二掺杂区、多个记忆胞掺杂区。基底中具有多个沟渠。导体层配置于基底上且填满沟渠。电荷储存层配置于基底与导体层之间。第一掺杂区分别配置于沟渠底部下方的基底中，且具有第一导电型。第二掺杂区分别配置于相邻两个沟渠之间的基底中，且具有第一导电型。记忆胞掺杂区分别配置于沟渠的侧表面的之间的基底中，且具有第二导电型。其中，第一导电型与第二导电型为不同的掺杂型态。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体元件，更包括井区，配置于第一掺杂区下方的基底中，且具有第二导电型。前述的记忆体元件，其中各个第一掺杂区的宽度大于各个沟渠的宽度。前述的记忆体元件，其中所述的记忆胞掺杂区包括多个第一记忆胞掺杂区及多个第二记忆胞掺杂区。第一记忆胞掺杂区分别配置于沟渠的侧表面下部之间的基底中。第二记忆胞掺杂区分别配置于邻近于第二掺杂区底部的基底中。前述的记忆体元件，更包括底介电层及顶介电层。底介电层配置于电荷储存层与基底之间。顶介电层配置于电荷储存层及导体层之间。前述的记忆体元件，金属硅化物层，配置于导体层上。本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本专利技术提出的一种记忆体元件的制造方法，包括下列步骤。首先，在基底中形成多个记忆胞掺杂区。然后，在基底中形成多个侧表面、多个上表面与多个下表面，而记忆胞掺杂区位于侧表面之间的基底中。接下来，在基底中形成多个第一掺杂区与多个第二掺杂区。第一掺杂区分别配置于下表面下方的基底中。第二掺杂区分别配置于上表面下方的基底中。其中，掺杂区具有第一导电型，而该些记忆胞掺杂区具有第二导电型，且第一导电型与第二导电型为不同的掺杂型态。之后，在基底上形成电荷储存层。再者，在基底上形成导体层，导体层覆盖电荷储存层。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体元件的制造方法，其中所述的记忆胞掺杂区包括多个第一记忆胞掺杂区及多个第二记忆胞掺杂区。第一记忆胞掺杂区分别配置于侧表面下部之间的基底中。第二记忆胞掺杂区分别配置于邻近于第二掺杂区底部的基底中。前述的记忆体元件的制造方法，更包括在形成记忆胞掺杂区之前，在基底中形成井区，而井区位于记忆胞掺杂区下方。前述的记忆体元件的制造方法，其中侧表面、上表面与下表面的形成方法包括在基底中形成多个沟渠。前述的记忆体元件的制造方法，其中沟渠的形成方法包括对基底进行一个图案化工艺，以移除具有记忆胞掺杂区的部分基底。前述的记忆体元件的制造方法，其中各个第一掺杂区的宽度大于各个下表面的宽度。前述的记忆体元件的制造方法，其中所述的第一掺杂区与第二掺杂区的形成方法包括下列步骤。首先，共形地在基底及沟渠的表面上形成牺牲氧化层。接着，对基底进行一个离子植入工艺。然后，移除牺牲氧化层。前述的记忆体元件的制造方法，其中所述的第一掺杂区与第二掺杂区的形成方法包括下列步骤。首先，在基底中形成侧表面，侧表面底部各具有一个倾斜面。接着，共形地在基底表面上形成牺牲氧化层。然后，对基底进行离子植入工艺。接下来，移除牺牲氧化层。本专利技术的目的及解决其技术问题另外再采用以下技术方案来实现。依据本专利技术提出的一种记忆体元件，包括基底、导体层、电荷储存层、多个第一掺杂区、多个第二掺杂区及多个记忆胞掺杂区。基底中具有多个侧表面、多个上表面与多个下表面。导体层配置于基底上。电荷储存层配置于基底与导体层之间。第一掺杂区分别配置于下表面下方的本文档来自技高网...

【技术保护点】
１．一种记忆体元件，其特征在于其包括：一基底，该基底中具有多个沟渠；一导体层，配置于该基底上且填满该些沟渠；一电荷储存层，配置于该基底与该导体层之间；多个第一掺杂区，分别配置于该些沟渠底部下方的该基底中，且具有一第一导电型；多个第二掺杂区，分别配置于相邻两个沟渠之间的该基底中，且具有该第一导电型；以及多个记忆胞掺杂区，分别配置于该些沟渠的侧表面之间的该基底中，且具有一第二导电型，其中该第一导电型与该第二导电型为不同的掺杂型态。

【技术特征摘要】
1.一种记忆体元件，其特征在于其包括 一基底，该基底中具有多个沟渠；一导体层，配置于该基底上且填满该些沟渠； 一电荷储存层，配置于该基底与该导体层之间；多个第一掺杂区，分别配置于该些沟渠底部下方的该基底中，且具有一第一导电型； 多个第二掺杂区，分别配置于相邻两个沟渠之间的该基底中，且具有该第一导电型；以及多个记忆胞掺杂区，分别配置于该些沟渠的侧表面之间的该基底中，且具有一第二导电型，其中该第一导电型与该第二导电型为不同的掺杂型态。2.根据权利要求1所述的记忆体元件，其特征在于更包括一井区，配置于该些第一掺杂区下方的该基底中，且具有该第二导电型。3.根据权利要求1所述的记忆体元件，其特征在于其中各该第一掺杂区的宽度大于各该沟渠的宽度。4.根据权利要求1所述的记忆体元件，其特征在于其中该些记忆胞掺杂区包括 多个第一记忆胞掺杂区，分别配置于该些沟渠的侧表面下部之间的该基底中；以及多个第二记忆胞掺杂区，分别配置于邻近于该些第二掺杂区底部的该基底中。5.一种记忆体元件的制造方法，其特征在于该方法包括以下步骤 在一基底中形成多个记忆胞掺杂区；在该基底中形成多个侧表面、多个上表面与多个下表面，而该些记忆胞掺杂区位于该些侧表面之间的该基底中；在该基底中形成多个第一掺杂区与多个第二掺杂区，该些第一掺杂区分别配置于该些下表面下方的该基底中，而该些第二掺杂区分别配置于该些上表面下方的该基底中，其中该些掺杂区具有一第一导电型，而该些记忆胞掺杂区具有一第二导电型，且该第一导电型与该第二导电型为不同的掺杂型态； 在该基底上形成一电荷储存层；以及在该基底上形成一导体层，该导体层覆盖该电荷储存层。6.根据权利要求5所述的记忆体元件的制造方法，其特征在于其中该些记忆胞掺杂区包括多个第一记忆胞掺杂区，分别配置...

【专利技术属性】
技术研发人员：黄育峰，蔡易伸，林上伟，徐妙枝，陈冠复，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71