半导体封装结构及其制造方法技术

本发明专利技术是关于一种半导体封装结构及其制造方法。半导体封装结构包括第一衬底及第二衬底。第一衬底包括有源层及半导体层。有源层具有第一表面及相对于第一表面的第二表面，有源层包括终止层及第一侧壁，第一侧壁位于终止层上。半导体层具有第一表面及相对于第一表面的第二表面。半导体层的第一表面邻近于有源层的第二表面。半导体层包括第二侧壁，第二侧壁从第一侧壁延伸到半导体层的第二表面。第二衬底包括第一表面及第二表面，第二表面相对于第一表面且连接有源层的第一表面。

【技术实现步骤摘要】

本专利技术是关于一种半导体封装结构及其制造方法。详言之，本专利技术是关于一种具有开放式空腔及密闭式空腔的半导体封装结构及其制造方法。
技术介绍
流量传感器是用以感测流体的流速。一般来说，流量传感器需要开放式空腔及密闭式空腔。开放式空腔中可排列热电传感器，热电传感器可将因流量改变所造成的热量差转换成电子信号。密闭式空腔可提供热绝缘，以作为温度参考基准。随着电子产品微型化的趋势，需要将流量传感器整合到不同的装置，例如微机电系统(MEMS)装置。而流量传感器所必备的空腔结构可能在整合的过程中面临许多问题。
技术实现思路
本专利技术的一实施例是关于一种半导体封装结构。半导体封装结构包括第一衬底及第二衬底。第一衬底包括有源层及半导体层。有源层具有第一表面及相对于第一表面的第二表面，有源层包括终止层及第一侧壁，第一侧壁位于终止层上。半导体层具有第一表面及相对于第一表面的第二表面。半导体层的第一表面邻近于有源层的第二表面且半导体层具有第二侧壁，第二侧壁从第一侧壁延伸到半导体层的第二表面。第二衬底包括第一表面及第二表面，第二表面相对于第一表面且连接有源层的第一表面。本专利技术的一实施例是关于一种半导体封装结构的制造方法，包括以下步骤：(a)提供第一衬底，第一衬底具有第一表面及相对于第一表面的第二表面，第一衬底包括至少一第一开孔，至少一第一开孔从所述第二表面朝向所述第一表面延伸到第一衬底内部；(b)提供第二衬底，第二衬底具有第一表面及相对于第一表面的第二表面，第二衬底包括终止层；(c)将第一衬底的第二表面连接到第二衬底的第一表面；(e)密封至少一第二开孔以形成空间；及(f)从第一衬底的第一表面薄化第一衬底以形成至少一贯穿孔，以使至少一贯穿孔显露所述第二衬底的第一表面的第一部分。本专利技术的另一实施例是关于一种半导体封装结构。半导体封装结构包括第一衬底及第二衬底。第一衬底包括有源层及半导体层。有源层具有第一表面及相对于第一表面的第二表面。有源层包括终止层及多层金属层。终止层的水平高度相同于多层金属层中任意两层金属层间的水平高度。半导体层具有第一表面及相对于第一表面的第二表面。半导体层的第一表面邻近于有源层的第二表面。第二衬底包括第一表面及第二表面。第二表面相对于第一表面且连接所述有源层的第一表面。附图说明图1A所示为根据本专利技术的一实施例的半导体封装结构。图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I、图1J、图1K及图1L所示为根据本专利技术的实施例的半导体封装结构的制造方法。具体实施方式图1A所示为根据本专利技术的一实施例的半导体封装结构。参考图1A，半导体封装结构100至少包括第一衬底1、热电传感器2、第二衬底3、连接材料4、连接材料4'、导通孔111及盖体5。第一衬底1可为晶片的形式(例如可包含多个裸片)。第一衬底1可为任何包含集成电路(IC)的衬底。可使用但不限于例如互补式金属氧化物半导体工艺及/或其他合适的工艺制造集成电路。第一衬底1可为硅晶片。在本专利技术的另一实施例中，第一衬底1可进一步包含其他基本的半导体，例如但不限于锗。在本专利技术的另一实施例中，第一衬底1可进一步包含复合半导体，例如但不限于碳化硅、砷化镓、砷化铟及磷化铟。第一衬底1可具有但不限于从200微米(μm)到450μm的厚度。第一衬底1可包含多个层及多个特征，所述多个层及多个特征可相互组合以形成各种微电子元件，例如但不限于晶体管、电阻、二极管、电容、电感及/或其他适当的元件。微电子元件可相互连接以形成集成电路的一部分，例如但不限于逻辑装置、存储器装置、射频(RF)装置、输入/输出(I/O)装置、系统单芯片(SoC)装置及/或其他适当的装置，或其组合。第一衬底1可包含但不限于有源层10、半导体层11、第一介电层12、线路重布层13、第二介电层14、球下金属层15及电性连接元件16。有源层10具有第一表面101及相对于第一表面101的第二表面102。有源层10可包括终止层112、多个金属层M1、M2、M3、M4、M5、M6、M7及M8、层间介电层104、半导体装置114、第一侧壁103及有源电路(未图示)。可由导通孔或金属柱(未标号)在垂直方向上电性连接多个金属层M1、M2、M3、M4、M5、M6、M7及M8。形成多个金属层M1、M2、M3、M4、M5、M6、M7及M8的材料可包含但不限于铝、铜、金及/或其他合适的导电材料。层间介电层104包覆多个金属层M1、M2、M3、M4、M5、M6、M7及M8。层间介电层104可包含但不限于氧化硅、氮氧化硅、低介电常数材料及/或其他合适的介电材料。层间介电层104可具有但不限于从0.5μm到15μm的厚度。半导体装置114可为但不限于晶体管或晶体管的部分。半导体装置114内埋于有源层10且靠近第一表面101。终止层112位于半导体装置114上方。终止112层可包含但不限于非晶硅(a-Si)、金属及/或其他与层间介电层104相较之下具有相对较高蚀刻选择比的合适材料。终止层112的水平高度可位于但不限于介于M5与M6之间的水平高度。第一侧壁103位于终止层112上，并且可从终止层112向上延伸到第二表面102。第一侧壁103与终止层112围绕第一空间11s。半导体层11具有第一表面117及相对于第一表面117的第二表面118。半导体层11包括半导体材料115及第二侧壁116。半导体层11的第一表面117邻近于有源层10的第二表面102。有源层10的第二表面102与半导体层11的第一表面117间可具有绝缘层(未图示)。半导体层11可具有但不限于从60μm到300μm的厚度。半导体材料115可包含但不限于硅。第二侧壁116可从第一侧壁103向上延伸到第二表面118。第一侧壁103、第二侧壁116与终止层112围绕第一空间11s。导通孔111从半导体层11的第二表面118向下延伸到金属层M1。导通孔111可为但不限于硅穿孔(TSV)。导通孔111可包括但不限于导体层111a及介电层111b。导体层111a可包含相同或相似于形成金属层M1、M2、M3、M4、M5、M6、M7及M8的材料。介电层111b可包含相同或相似于形成层间介电层104的材料。导体层111a直接接触或电性连接金属层M1。介电层111b包覆导体层111a。线路重布层13位于半导体层11的第二表面118上且电性连接导通孔111。线路重布层13可具有但不限于从2μm到10μm的厚度。线路重布层13可包含相同或相似于形...

【技术保护点】
一种半导体封装结构，其包括：第一衬底，所述第一衬底包括：有源层，所述有源层具有第一表面及相对于所述第一表面的第二表面，所述有源层包括终止层及第一侧壁，所述第一侧壁位于所述终止层上；半导体层，所述半导体层具有第一表面及相对于所述第一表面的第二表面，所述半导体层的第一表面邻近于所述有源层的第二表面且所述半导体层具有第二侧壁，所述第二侧壁从所述第一侧壁延伸到所述半导体层的第二表面；及第二衬底，所述第二衬底包括：第一表面；及第二表面，所述第二表面相对于所述第一表面且连接所述有源层的第一表面。

【技术特征摘要】
1.一种半导体封装结构，其包括：
第一衬底，所述第一衬底包括：
有源层，所述有源层具有第一表面及相对于所述第一表面的第二表面，所述有
源层包括终止层及第一侧壁，所述第一侧壁位于所述终止层上；
半导体层，所述半导体层具有第一表面及相对于所述第一表面的第二表面，所
述半导体层的第一表面邻近于所述有源层的第二表面且所述半导体层具有第二
侧壁，所述第二侧壁从所述第一侧壁延伸到所述半导体层的第二表面；及
第二衬底，所述第二衬底包括：
第一表面；及
第二表面，所述第二表面相对于所述第一表面且连接所述有源层的第一表面。
2.根据权利要求1所述的半导体封装结构，其进一步包括盖体，所述盖体位于所述第
二侧壁上方，所述第一侧壁、所述第二侧壁、所述终止层及所述盖体围绕第一空间。
3.根据权利要求1所述的半导体封装结构，其中所述第二衬底进一步包括贯穿孔，所
述贯穿孔显露所述有源层的第一表面的第一部分。
4.根据权利要求3所述的半导体封装结构，其中所述终止层的几何中心与所述有源层
的第一表面的第一部分的几何中心大体上对齐。
5.根据权利要求3所述的半导体封装结构，其进一步包括连接材料，所述连接材料位
于所述第二衬底的第二表面与所述有源层的第一表面之间，且所述连接材料包含连
接所述贯穿孔及所述第二衬底外部的通道。
6.根据权利要求1所述的半导体封装结构，其中所述有源层进一步包括多层金属层，
所述多层金属层电性连接到所述有源层的第一表面。
7.根据权利要求6所述的半导体封装结构，其中所述多层金属层电性连接到所述有源
层的第一表面的第一部分。
8.根据权利要求1所述的半导体封装结构，其进一步包括多个导通孔，所述多个导通
孔从所述半导体层的第二表面朝向有源层延伸且电性连接所述多层金属层。
9.根据权利要求8所述的半导体封装结构，其进一步包含：
线路重布层，所述线路重布层位于所述半导体层的第二表面上且电性连接所述多
个导通孔；
第一介电层，所述第一介电层位于所述半导体层的第二表面上且包覆所述线路重
布层；
多个球下金属层，所述多个球下金属层位于所述线路重布层上；
第二介电层，所述第二介电层位于所述第一介电层上且包覆所述线路重布层及所
述多个球下金属层；及
多个电性连接元件，所述多个电性连接元件位于所述线路重布层及所述多个球下
金属层上，
其中所述第一介电层、所述第二介电层、所述第一侧壁、所述第二侧壁、所述终
止层及所述盖体形成所述...

【专利技术属性】
技术研发人员：许晋铭，尤惠茹，王永辉，欧晋德，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71