半导体器件制造技术

本申请涉及半导体器件。控制数据保持时间而不额外增加电路面积。半导体器件包括由鳍形成的数据缓冲器和触发器。作为延迟线，与鳍的栅极电极位于同一层中的栅极布线被设置在从数据缓冲器的数据输出节点到触发器的数据输入节点的数据信号路径中。

【技术实现步骤摘要】
相关申请的交叉引用这里通过参考并入2015年9月11日提交的日本专利申请No.2015-179439的全部公开内容，包括说明书、附图和摘要。
本专利技术涉及半导体器件，并且可适用于例如使用鳍型场效应晶体管(FET)的半导体器件。
技术介绍
在与时钟同步操作的半导体集成电路的定时设计中重要的是，将数据信号的设置时间和保持时间保持在预定范围内。为此，在通常使用的半导体集成电路中，通过在数据信号线中提供串联的多个数据缓冲器来调整定时(例如，参见日本未审查专利公开No.Hei7(1995)-66293[专利文献1])。[专利文献][专利文献1]日本未审查专利公开No.Hei7(1995)-66293
技术实现思路
随着半导体集成电路的小型化的进展，时钟信号线中的延迟量增加，尤其带来数据保持时间的增加的问题。尤其是，在使用鳍型FET(称为“鳍式FET”)的半导体集成电路中，数据保持时间的增加非常显著。为了解决该问题，当过去试图通过提供串联的多个数据缓冲器来调整数据信号的延迟量时，要求数据缓冲器的数量，增加了电路面积。其他问题和新颖性特征将从本文的说明书和附图中变得显而易见。在一个实施例中，半导体器件包括由鳍式FET形成的触发器和数据缓冲器。对于延迟线，在从数据缓冲器的数据输出节点到触发器的数据输入节点的数据信号的路径中，设置与鳍式FET的栅极电极位于同一层中的栅极布线。根据上述实施例，可以控制数据保持时间而不过量增加电路面积。附图说明图1是示出根据第一实施例的半导体器件的一般结构的框图；图2是示出图1的存储电路的结构的框图；图3是用于说明设置时间和保持时间的定时图；图4是示意性示出鳍型场效应晶体管的结构的立体图；图5是示出图2所示的数据缓冲器、延迟线和触发器的数据输入部的具体结构的平面图；图6是沿着图5的线VI-VI截取的截面图；图7是沿着图5的线VII-VII截取的截面图；图8是图5所示数据缓冲器31和33以及延迟线32的等效电路图；图9以表格形式示出了数据设置时间和数据保持时间的模拟结果；图10示意性示出了数据保持时间与PVT条件之间的关系；图11是示出根据第二实施例的半导体器件中的存储电路的结构的框图；图12是示出根据第三实施例的半导体器件中的存储电路的结构的框图；以及图13是示出根据第四实施例的半导体器件中的存储电路的结构的框图。具体实施方式现在，参照附图，将详细描述每个实施例。以下将计算机芯片示为半导体器件1的示例，并且将具体解释其存储单元中的输入/输出电路。然而，以下技术不限于用于存储单元，通常它们可被广泛用于与时钟信号同步操作的半导体电路。在以下每个实施例的附图中，相同或对应的部分可以通过相同的参考符号表示，并且不再重复其描述。为了使附图清楚，示出半导体器件的结构的平面图、截面图和立体图中的尺寸大小与半导体器件中的实际尺寸大小不成比例。<第一实施例>[半导体器件的一般结构]图1是示出根据第一实施例的半导体器件的一般结构的框图。在图1中，半导体芯片被示为半导体器件1的示例。参照图1，半导体器件1包括：CPU(中央处理单元)2；存储电路3；接口(I/O：输入和输出)电路4；其他外围电路(未示出)；以及内部总线5，用于耦合这些组成元件。CPU2通过根据程序进行操作来执行整个半导体器件1的控制。存储电路3用作主存储装置，诸如RAM(随机存取存储器)和ROM(只读存储器)。尽管在图1中将一个存储电路3示为典型示例，但实际上，包括有多种存储电路，诸如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)和闪存。接口电路4被用于半导体器件的外部耦合。这些组成元件相互之间通过内部总线5交换数据信号D、地址信号ADR、控制信号CS等。[存储电路的结构]图2是示出图1的存储电路的结构的框图。参照图2，存储电路3包括：存储单元阵列10；I/O电路11；字线驱动器12；以及控制电路13。形成存储电路3的每个晶体管包括鳍式FET。存储单元阵列10包括在行方向(Y方向)和列方向(X方向)上以行和列布置的多个存储单元(未示出)。每个存储单元都存储一位的信息。在存储单元阵列中，设置有与相应行相对应的字线(未示出)以及与相应列相对应的位线BL[0]-BL[127]。此外，位线的数量仅仅是示例而不用于限制。I/O电路11是用于在图1所示内部总线5和存储单元阵列10之间执行写数据的输入和读数据的输出的接口。在图2中，仅示出了用于输入写数据的电路部分。具体地，I/O电路11接收来自图1所示内部总线5的128位数据信号D[0]-D[127]，并将它们输出至相应的位线BL[0]-BL[127]。如图2所示，对应于每个数据信号D，I/O电路11包括：数据缓冲器31和33；延迟线32；以及D型触发器34。针对输入至存储电路3的每一位的数据信号D被进一步通过数据缓冲器31、延迟线32和数据缓冲器33输入至触发器34的数据输入节点。设置数据缓冲器33以对已经经过延迟线32的数据信号进行整形，但这不是必须的。将在图5至图7中解释延迟线32以及数据缓冲器31和33的更详细的结构。如稍后所描述的，根据本实施例，延迟线32被形成为利用以鳍式FET为特征的结构。此外，代替图2的D型触发器34，可以使用D型锁存电路。响应于时钟信号的边缘(例如，前缘)，D型触发器34在时钟信号的边缘紧前保持输入信号。另一方面，例如，D型锁存电路使得信号在时钟信号处于高电平(H电平)时允许信号通过，并且在时钟信号切换至低电平(L电平)紧前保持输入信号(H电平和L电平可以相反)。触发器34和锁存电路的相似之处在于，它们是用于与时钟信号CLK同步地保持数据信号D的逻辑电路。字线驱动器12激活行(从中读取数据或者向其写入数据)的字线(未示出)。因此，从中读取数据或者向其写入数据的行的每个存储单元耦合至对应的位线BL。控制电路13通过内部总线5接收来自图1的CPU2或DMA(直接存储器存取)控制器(未示出)等的控制信号CS，并且基于控制信号CS控制存储电路3的整体操作。控制信号CS包括提供给I/O电路11中设置的每个触发器34的时钟信号CLK。通过设置在控制电路13中的时钟缓冲器20，时钟信号CLK被输入至每个触发器34的时钟输入节点(图8中的参考符号“CKin”)。[定时控制的问题]以下将解释图2所示存储电路3的I/O电路11中的定时控制的问题。图3是用于解释设置时间和保持时间的定时图。在图3的定时图中，示出了将被输入至图2的每个触发器34中的时钟信号CLK和数据信号D。参照图3，在时钟信号CLK的前缘(时间t1)处，触发器34接收数据信号D。为了确保数据信号D的接收，需要在时钟信号的前缘之前的规定时间内确定数据。该时段被称为数据信号D的“设置时间TSU(从时间t0到时间t1)”。另一方面，在时钟信号的后缘之后，应该保持数据信号的时段被称为数据信号D的“保持时间TH(从时间t1到时间t2)”。如图2所示，在存储电路3的I/O电路11中，通常时钟信号CLK的传输路径(时钟路径25)长于数据信号D的传输路径(数据路径)。因此，如以下的等式(1)所示，保持时间TH被定义为通过从时钟信号的延迟时间DLY(CLK)中减去数据信号的延迟时间DLY(D)而本文档来自技高网...

【技术保护点】
一种半导体器件，包括：至少一个逻辑电路，形成在半导体衬底上方，包括用于接收数据信号的数据输入节点和用于接收时钟信号的时钟输入节点，并且包括鳍型场效应晶体管；以及至少一个数据缓冲器，形成在所述半导体衬底上方，包括耦合至所述逻辑电路的数据输入节点的数据输出节点，并且包括鳍型场效应晶体管，其中，从所述数据缓冲器的数据输出节点到所述逻辑电路的数据输入节点的数据信号的路径包括与形成所述逻辑电路和所述数据缓冲器的所述鳍型场效应晶体管的栅极电极位于同一层中的栅极布线，并且其中，如在所述半导体衬底的平面中看到的，从所述数据输出节点到所述数据输入节点的数据信号的路径长度长于所述数据输出节点和所述数据输入节点之间的直线。

【技术特征摘要】
2015.09.11 JP 2015-1794391.一种半导体器件，包括：至少一个逻辑电路，形成在半导体衬底上方，包括用于接收数据信号的数据输入节点和用于接收时钟信号的时钟输入节点，并且包括鳍型场效应晶体管；以及至少一个数据缓冲器，形成在所述半导体衬底上方，包括耦合至所述逻辑电路的数据输入节点的数据输出节点，并且包括鳍型场效应晶体管，其中，从所述数据缓冲器的数据输出节点到所述逻辑电路的数据输入节点的数据信号的路径包括与形成所述逻辑电路和所述数据缓冲器的所述鳍型场效应晶体管的栅极电极位于同一层中的栅极布线，并且其中，如在所述半导体衬底的平面中看到的，从所述数据输出节点到所述数据输入节点的数据信号的路径长度长于所述数据输出节点和所述数据输入节点之间的直线。2.根据权利要求1所述的半导体器件，还包括：电容元件，耦合至从所述数据输出节点到所述数据输入节点的数据信号的路径，其中，所述电容元件是通过使用所述鳍型场效应晶体管的栅极电容来形成的。3.根据权利要求1所述的半导体器件，其中，从所述数据输出节点到所述数据输入节点的数据信号的路径包括：多个栅极布线；以及局部布线，用于耦合彼此相邻的所述栅极布线。4.根据权利要求1所述的半导体器件，其中，所述逻辑电路包括D型触发器或D型锁存电路。5.根据权利要求1所述的半导体器件，其中，所述数据缓冲器包括反相器。6.根据权利要求1所述的半导体器件，包括：所述逻辑电路；以及所述数据缓冲器，分别对应于所述逻辑电路，其中，每个所述数据缓冲器接收各自对应的数据信号并将整形后的数据信号输出至对应的逻辑电路，并且其中，每个所述逻辑电路接收所述时钟信号作为公共信号。7.根据权利要求6所述的半导体器件，包括存储电路，其中，所述逻辑电路和所述数据缓冲器被设置在所述存储电路的输入/输出电路中，并且其中，公共时钟信号和各自对应于所述数据缓冲器的数据信号被输入至所述输入/输出电路。8.根据权利要求6所述的半导体器件，还包括：第一时钟缓冲器，用于对所述时钟信号进行整形；以及第二时钟缓冲器，用于对由所述第一时钟缓冲器整形的所述时钟信号进行进一步整形，其中，由所述第一时钟缓冲器整形的所述时钟...

【专利技术属性】
技术研发人员：薮内诚，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP