半导体结构及其制造方法技术

提供了一种半导体结构及其制造方法。该半导体结构可以包括：衬底；在衬底上沿第一方向延伸的鳍；在衬底上沿与第一方向交叉的第二方向延伸从而与鳍相交的多个器件栅堆叠，各器件栅堆叠在侧壁上形成有侧墙，所述多个器件栅堆叠包括相邻的第一器件栅堆叠和第二器件栅堆叠；在第一器件栅堆叠和第二器件栅堆叠之间形成的伪栅堆叠，伪栅堆叠在侧壁上形成有侧墙；在各栅堆叠之间延伸的导电材料。

【技术实现步骤摘要】

本申请涉及半导体领域，更具体地，涉及一种具有自对准源/漏接触部的半导体结构及其制造方法。
技术介绍
随着半导体器件的集成密度日益提高，FinFET(鳍式场效应晶体管)由于其良好的电学性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括：衬底101；在衬底101上形成的鳍102；与鳍102相交的栅电极103，栅电极103与鳍102之间设有栅介质层104；以及隔离层105。在该FinFET中，在栅电极103的控制下，可以在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图1中箭头所示。也即，鳍102位于栅电极103之下的部分充当沟道区，源区、漏区则分别位于沟道区两侧。在图1的示例中，FinFET由于在鳍102的三个侧壁上均能产生沟道，从而也称作3栅FinFET。另外，也可在鳍102的顶壁与栅电极103之间设置电介质层(例如氮化物)来形成2栅FinFET，此时在鳍102的顶壁上不会产生沟道。随着器件的不断小型化，鳍的尺寸越来越小。例如，在22nm节点技术中，鳍的宽度可以为约10-30nm。要针对如此小的鳍，准确实现源/漏接触部相当困难。具体地，常规工艺通过刻蚀接触孔、向接触孔中填充导电材料来形成接触部。刻蚀小的接触孔是非常困难的，而且向如此小的接触孔中难以填充导电材料。
技术实现思路
本公开的目的至少部分地在于提供一种半导体结构及其制造方法，以至少部分地克服现有技术中的上述困难。根据本公开的一个方面，提供了一种半导体结构，包括：衬底；在衬底上沿第一方向延伸的鳍；在衬底上沿与第一方向交叉的第二方向延伸从而与鳍相交的多个器件栅堆叠，各器件栅堆叠在侧壁上形成有侧墙，所述多个器件栅堆叠包括相邻的第一器件栅堆叠和第二器件栅堆叠；在第一器件栅堆叠和第二器件栅堆叠之间形成的伪栅堆叠，伪栅堆叠在侧壁上形成有侧墙；在各栅堆叠之间延伸的导电材料。根据本公开的另一方面，提供了一种制造半导体结构的方法，包括：在衬底上形成沿第一方向延伸的鳍；在衬底上形成沿与第一方向交叉的第二方向延伸的多条栅极线，所述多条栅极线包括用于形成器件栅极的器件栅极线以及位于所述器件栅极线之间的伪栅极线；在栅极线的侧壁上形成侧墙；以及在各栅极线之间填充导电材料。根据本公开的实施例，通过直接在栅堆叠/栅极线之间填充导电材料，可以形成自对准的源/漏接触部。这可以避免刻蚀和填充接触孔的困难。伪栅堆叠/伪栅极线可以实现相邻器件的源/漏接触部的所需电隔离。附图说明通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：图1示出根据现有技术的示例FinFET；图2-6是示出了根据本公开实施例的制造半导体结构的流程中多个阶段的示意截面图；图7示出了根据本公开另一实施例的半导体结构；图8示出了根据本公开又一实施例的半导体结构。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。图2-8是示出了根据本公开实施例的制造半导体结构的流程中多个阶段的示意截面图。如图2(图2(a)是俯视图，图2(b)是沿图2(a)中AA′线的截面图，图2(c)是沿图2(a)中BB′线的截面图)所示，提供衬底200。衬底200可以包括体半导体衬底如Si、Ge，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，绝缘体上半导体衬底(SOI)等。为方便说明，以下以体硅衬底以及硅系材料为例进行描述。在衬底200上，形成了沿第一方向(例如，图中水平方向)平行延伸的多个鳍202a、202b和202c。其中，鳍202b根据器件设计被构图为分成两个部分202b-1和202b-2。在图2的示例中，鳍202a、202b和202c被示出为与衬底200一体，由衬底200的一部分(例如，通过对衬底200进行构图)形成。但是，本公开不限于此。例如，鳍202a、202b和202c可通过在衬底200上外延的另外半导体层形成。另外需要指出的是，鳍的布局根据器件设计而定，不限于图2中所示的布局，而且鳍的数目可以为更多或更少。在本公开中，表述“在衬底上形成鳍”或类似表述包括通过任何合适的方式在衬底上按任何合适的布局形成一个或多个鳍，表述“在衬底上形成的鳍”或类似表述包括通过任何合适的方式在衬底上形成的任何合适布局的一个或多个鳍。另外，在图2中，将鳍202a、202b和202c的侧壁示出为完全垂直于衬底200的表面。这仅仅是为了图示方便。事实上，鳍的侧壁可以倾斜。另外，在衬底200上可以形成有隔离层204。例如，隔离层204可以通过在衬底200上淀积氧化物(例如，氧化硅)然后回蚀来形成。在回蚀之前，可以进行平坦化处理如化学机械抛光(CMP)。这种隔离层204可以视为限定有源区(即，鳍)的浅沟槽隔离(STI)。这里需要指出的是，在某些情况下，例如衬底为SOI衬底，可以省略这种隔离层204。在此需要指出的是，仅仅为了图示的方便，图2中的俯视图与截面图并非是按比例绘制的。接下来，可以在形成有鳍的衬底200上形成栅极线(随后构成器件的栅堆叠)。根据本公开的实施例，除了按器件设计形成用于形成器件栅堆叠的器件栅极线之外，还按需(如下所述，例如在相邻器件的源/漏接触部需要进行隔离之处)形成伪栅极线。在此，所谓“伪”栅极线本文档来自技高网...

【技术保护点】
一种半导体结构，包括：衬底；在衬底上沿第一方向延伸的鳍；在衬底上沿与第一方向交叉的第二方向延伸从而与鳍相交的多个器件栅堆叠，各器件栅堆叠在侧壁上形成有侧墙，所述多个器件栅堆叠包括相邻的第一器件栅堆叠和第二器件栅堆叠；在第一器件栅堆叠和第二器件栅堆叠之间形成的伪栅堆叠，伪栅堆叠在侧壁上形成有侧墙；在各栅堆叠之间延伸的导电材料。

【技术特征摘要】
1.一种半导体结构，包括：
衬底；
在衬底上沿第一方向延伸的鳍；
在衬底上沿与第一方向交叉的第二方向延伸从而与鳍相交的多个
器件栅堆叠，各器件栅堆叠在侧壁上形成有侧墙，所述多个器件栅堆叠
包括相邻的第一器件栅堆叠和第二器件栅堆叠；
在第一器件栅堆叠和第二器件栅堆叠之间形成的伪栅堆叠，伪栅堆
叠在侧壁上形成有侧墙；
在各栅堆叠之间延伸的导电材料。
2.根据权利要求1所述的半导体结构，其中，鳍包括彼此隔离的第
一部分和第二部分，第一器件栅堆叠与第一部分相交，而第二器件栅堆
叠与第二部分相交。
3.根据权利要求2所述的半导体结构，其中，在第一器件栅堆叠与
第二器件栅堆叠之间形成有两个伪栅堆叠，包括第一伪栅堆叠和第二伪
栅堆叠，第一伪栅堆叠面向第二伪栅堆叠一侧的侧墙延伸至鳍的第一部
分的侧壁上，第二伪栅堆叠面向第一伪栅堆叠一侧的侧墙延伸至鳍的第
二部分的侧壁上。
4.根据权利要求1所述的半导体结构，还包括：隔离部，所述导电
材料被隔离部分为彼此隔离的部分。
5.根据权利要求1所述的半导体结构，其中，所述导电材料带应力。
6.一种制造半导体结构的方法...

【专利技术属性】
技术研发人员：钟汇才，罗军，殷华湘，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11