半导体器件、其制造方法及具有该器件的组件与系统技术方案

本发明专利技术公开一种半导体器件、其制造方法及具有该器件的组件与系统，半导体器件包括：接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部；第一栅电极，其埋入于沟槽中且具有台阶式上表面；以及第二栅电极，其形成于第一栅电极上而与接面区域重叠。

【技术实现步骤摘要】
【专利摘要】本专利技术公开一种半导体器件、其制造方法及具有该器件的组件与系统，半导体器件包括：接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部；第一栅电极，其埋入于沟槽中且具有台阶式上表面；以及第二栅电极，其形成于第一栅电极上而与接面区域重叠。【专利说明】半导体器件、其制造方法及具有该器件的组件与系统
本专利技术涉及一种埋入式栅极类型半导体器件、其制造方法、以及具有该器件的组件与系统，且更具体地说，涉及与改善栅极诱发性漏极泄漏(GIDL)并减小栅极电阻从而改善器件特性及可靠性有关的技术。
技术介绍
在许多器件中存储器可采用的尺寸减小或保持相同的同时，对诸如动态随机存取存储器(DRAM)等较高容量存储器的需求持续增加。因此，近期的努力已聚焦于通过改变单元(cell，又称为晶胞)布局来减小单元面积，从而将更多存储器单元集成于一个晶片上。由于这些努力，已开发出埋入式栅极结构。在埋入式栅极结构中，由于导电材料(栅电极)与有源区的N型接面之间的GIDL或导电材料与存储节点触点之间的GIDL而导致漏电流增大，且因此使诸如半导体器件的刷新周期(tREF)等刷新特性降低。为了防止漏电流因GIDL而增大，可以将埋入式栅极的导电材料(栅电极)过度蚀刻以使存储节点触点与栅极导电材料(栅电极)之间的重叠面积最小。然而，虽然对埋入式栅极的导电材料(栅电极)进行过度蚀刻可以减小漏电流，但这也会因埋入式栅极的电阻增加而造成半导体器件的速度及电流驱动能力降低且写入恢复时间(TWR)劣化。
技术实现思路
本专利技术可以改善GIDL且通过减小埋入式栅极中的电阻来防止器件特性及可靠性降低。根据实施例的一个方面，提供一种半导体器件。所述半导体器件可以包括:半导体基板，其具有沟槽，所述沟槽具有第一侧壁及第二侧壁；接面区域，其设置于所述沟槽的第一侧壁的上部及第二侧壁的上部；第一栅电极，其具有埋入于所述沟槽中的台阶式上表面；以及第二栅电极，其设置于所述第一栅电极上而与所述接面区域重叠。所述半导体器件还可以包括阻挡层，所述阻挡层置于所述第一栅电极与所述第二栅电极之间。所述阻挡层包含金属及氮。所述第一栅电极具有对称台阶式结构，所述第一栅电极的侧部的上表面低于所述第一栅电极的位于所述侧部之间的中部的上表面。所述第一栅电极的上表面包括两个台阶，使得中部突出于两个侧部上方，所述两个侧部与所述接面区域实质上不重叠，所述中部与所述接面区域重叠。所述第一栅电极的上表面具有单台阶，使得所述第一栅电极的与存储节点触点邻近的上表面的高度比所述第一栅电极的与位线触点邻近的上表面低。所述接面区域包括位线触点接面区域及存储节点触点接面区域，所述第一栅电极具有与所述位线触点接面区域重叠的第一上表面以及设置于所述存储节点触点接面区域下方的第二上表面。所述第一栅电极包括金属，且所述第二栅电极包括多晶硅。所述第一栅电极包括阻挡金属与钨(W)的叠层结构。根据实施例的另一方面，提供一种制造半导体器件的方法。所述方法可以包括:蚀刻半导体基板的栅极区以形成沟槽；在所述沟槽中形成第一栅电极；将所述第一栅电极的至少一个侧部蚀刻至第一深度；在所述第一栅电极上形成第二栅电极；以及在所述第二栅电极的第一侧形成第一接面区域，且在所述第二栅电极的第二侧形成第二接面区域。将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括:对称地蚀刻所述第一栅电极，以使得所述第一栅电极的与所述第一接面区域及所述第二接面区域邻近的第一侧部及第二侧部的上表面的高度比介于所述第一侧部与所述第二侧部之间的中部的上表面低。将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括:蚀刻所述第一栅电极，以使得与所述第一接面区域及所述第二接面区域邻近的侧部的上表面位于所述第一接面区域及所述第二接面区域下方，且所述第一栅电极的位于所述第一侧部与所述第二侧部之间的中部的上表面具有足以与所述第一接面区域和所述第二接面区域重叠的高度。将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括:不对称地蚀刻所述第一栅电极，以使得所述第一栅电极的与存储节点触点邻近的部分的上表面低于所述第一栅电极的与位线触点邻近的部分的上表面。将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括:蚀刻所述第一栅电极，以使得所述第一栅电极的与存储节点触点邻近的部分的上表面设置于所述第一接面区域下方，所述第一栅电极的一部分的上表面与所述第二接面区域重叠，且所述第二接面区域为位线触点接面区域。所述方法还可以包括:在形成所述第一栅电极的步骤之前在所述沟槽中形成栅极绝缘层。形成所述第一栅电极的步骤包括:在所述沟槽中在所述栅极绝缘层上形成阻挡金属层且在所述阻挡金属层上形成第一栅极材料，以形成所述第一栅电极。将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括:当蚀刻所述第一栅电极的至少一个侧部时，蚀刻所述阻挡金属层的至少一个侧部。所述方法还可以包括:在形成所述第二栅电极的步骤之前在所述第一栅电极上形成阻挡层。形成所述阻挡层的步骤包括将氮离子注入至所述第一栅电极的上部中。形成所述阻挡层的步骤包括形成含氮的金属层。所述第一栅电极包括金属，且所述第二栅电极包括多晶娃。根据实施例的另一方面，提供一种半导体器件。所述半导体器件可以包括:单元阵列，其包括多个单元，所述单元连接至字线及位线；读出放大器，其连接至所述位线且构造成读出存储于所述单元中的数据；行译码器，其连接至所述单元的埋入式栅极且构造成产生用于启动所述单元的信号；以及列译码器，其构造成产生用于操作与所述行译码器所选择的单元相连的读出放大器的驱动信号，其中每个所述单元均包括:第一接面区域及第二接面区域，其形成于半导体基板中的沟槽的第一侧壁及第二侧壁的上部中；第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及第二栅电极，其设置于所述第一栅电极上且包括与所述第一接面区域重叠的下部。根据实施例的另一方面，提供一种半导体组件，其包括安装于板上的多个半导体器件。每个半导体器件均可以包括:第一接面区域及第二接面区域，其位于在半导体基板中形成的沟槽的两个侧壁的上部中；第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及第二栅电极，其形成于所述第一栅电极上且包括与所述第一接面区域重叠的下部。根据实施例的另一方面，提供一种半导体系统，包括:半导体组件，其包括安装于板上的多个半导体器件；以及控制器，其构造成控制所述半导体组件的操作，其中每个所述半导体器件均包括:第一接面区域及第二接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部中；第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及第二栅电极，其形成于所述第一栅电极上且包括与所述第一接面区域重叠的下部。根据实施例的另一方面，提供一种计算机系统，包括:半导体系统，其具有至少一个半导体组件；以及处理器，其构造成对存储于所述半导体系统中的数据进行处理，其中所述半导体组件包括安装于板上的多个半导体器件，所述多个半导体器件中的每一者均包括:第一接面区域及第二接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部中；第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及第二栅电极，其形成于所述第一栅电极上且包括与所述第一接面区域重叠的下部。根据实施例的另一方面，提供一种数本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体基板，其具有沟槽，所述沟槽具有第一侧壁及第二侧壁；接面区域，其设置于所述沟槽的第一侧壁的上部及第二侧壁的上部；第一栅电极，其具有埋入于所述沟槽中的台阶式上表面；以及第二栅电极，其设置于所述第一栅电极上而与所述接面区域重叠。

【技术特征摘要】
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【专利技术属性】
技术研发人员：吴泰京，刘敏秀，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR