半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件，包括：多个鳍片，位于衬底上并且沿第一方向延伸；多个栅极堆叠结构，沿第二方向延伸并且跨越了每个鳍片；多个应力层，位于栅极堆叠结构两侧的鳍片中，并且在应力层中具有多个源漏区；多个沟道区，沿第一方向位于多个源漏区之间；其特征在于，多个栅极堆叠结构环绕包围了多个沟道区。依照本发明专利技术的半导体器件及其制造方法，利用硬掩模和假栅结合穿通腐蚀了沟道区所在的鳍片而自对准地形成了全环绕纳米线金属多栅，增强了器件性能。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及一种半导体器件及其制造方法，特别是涉及一种自对准多栅纳米线FET及其制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。一般的纳米线三维多栅器件需要与金属栅后栅工艺集成以保持性能优势，但是这些纳米线多栅器件的制造工艺一般比较复杂，与主流工艺不兼容，特别是难以应用当前流行的MG(金属材料的栅极)/HK(高k材料的栅极绝缘层)栅极堆叠结构。这制约了三维多栅器件提高器件性能的能力。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，采用MG/HK后栅工艺来制造自对准金属栅多栅纳米线。为此，本专利技术提供了一种半导体器件，包括：多个鳍片，位于衬底上并且沿第一方向延伸；多个栅极堆叠结构，沿第二方向延伸并且跨越了每个鳍片；多个应力层，位于栅极堆叠结构两侧的鳍片中，并且在应力层中具有多个源漏区；多个沟道区，沿第一方向位于多个源漏区之间；其特征在于，多个栅极堆叠结构环绕包围了多个沟道区。其中，鳍片的材质与应力层的材质不同。其中，鳍片的材质和/或应力层的材质为Si、SiGe、SiSn、GeSn、Si∶C、Si∶H、SiGe∶C及其组合。其中，栅极堆叠结构包括高k材料的栅极绝缘层和金属材料的栅极导电层。其中，位于沟道区下方的栅极堆叠结构的沿第二方向的剖面形状为∑形、C形、D形及其组合。其中，应力层和/或源漏区包括SiGe、SiSn、GeSn、Si∶C、Si∶H、SiGe∶C及其组合。本专利技术还提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片以及鳍片上的硬掩模层；形成沿第二方向延伸的并且跨越了每个鳍片的多个假栅极堆叠结构；在假栅极堆叠结构两侧的鳍片中形成应力层以及应力层中的；沉积层间介质层覆盖鳍片、应力层以及假栅极堆叠结构；去除假栅极堆叠结构，在层间介质层中留下第一栅极沟槽，暴露出硬掩模层；刻蚀硬掩模层下方的鳍片，形成第二栅极沟槽，其中第二栅极沟槽与硬掩模层之间的鳍片构成沟道区；在第一和第二栅极沟槽中沉积形成多个栅极堆叠结构，环绕包围了多个沟道区。其中，鳍片的材质与应力层的材质不同。其中，鳍片的材质和/或应力层的材质为Si、SiGe、SiSn、GeSn、Si∶C、Si∶H、SiGe∶C及其组合。其中，栅极堆叠结构包括高k材料的栅极绝缘层和金属材料的栅极材料层。其中，第二栅极沟槽沿第二方向的剖面形状为∑形、C形、D形及其组合。其中，应力层和/或源漏区包括SiGe、SiSn、GeSn、Si∶C、Si∶H、SiGe∶C及其组合。其中，形成第二栅极沟槽之后还包括：刻蚀去除硬掩模层。其中，假栅极堆叠包括垫氧化层和假栅极层。其中，形成应力层以及应力层中的源漏区的步骤进一步包括：在假栅极堆叠结构沿第一方向的两侧的鳍片上形成栅极侧墙；在栅极侧墙两侧的鳍片中刻蚀形成源漏沟槽；在源漏沟槽中外延沉积形成应力层；在形成应力层的同时或者形成应力层之后进行掺杂，在应力层中形成源漏区。依照本专利技术的半导体器件及其制造方法，利用硬掩模和假栅结合穿通腐蚀了沟道区所在的鳍片而自对准地形成了全环绕纳米线金属多栅，增强了器件性能。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1A以及图1B、图2A以及图2B、图3A以及图3B、图4A以及图4B、图5A以及图5B、图6A以及图6B、图7A以及图7B、图8A以及图8B分别为依照本专利技术的FinFET制造方法各步骤的剖面示意图，其中的各图A是沿平行于沟道方向的剖视图，各图B是沿垂直于沟道方向的剖视图；以及图9为依照本专利技术的FinFET器件结构的立体示意图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了有效增大沟道区载流子迁移率以提高器件驱动能力的FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。图9所示为依照本专利技术制造的FinFET的立体示意图，其中FinFET包括沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的多个金属栅极，位于金属栅极两侧的鳍片上的多个源漏区，位于多个源漏区之间的多个沟道区，其中金属栅极环绕沟道区。以下将先参照图1至图8来描述制造方法的各个剖视图，最后将回头进一步详细描述图9的器件结构。特别地，以下某图A是沿图9中平行于沟道方向(沿第一方向)的剖视图，某图B是沿图9中垂直于沟道方向(沿第二方向)的剖视图。参照图1A以及图1B，形成沿第一方向延伸的多个鳍片结构以及硬掩模层。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。光刻/刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽，在沟槽中通过PECVD、HDPCVD、RTO(快速热氧化)等工艺沉积氧化硅、氮氧化硅等材质的绝缘隔离介质层，从而构成了浅沟槽隔离(STI)2。STI2之间的衬底1构成了鳍片衬底1A与鳍片沟道1B。优选的1A与1B为同一衬底，在STI刻蚀过程中同时形成。衬底1A可以进行掺杂以隔离沟道与衬底的电学影响。STI2之间的间距(也即鳍片衬底1A与1B的宽度)例如是2～50nm，其高度度例如是5～500nm。另外一种方法，通过UHVCVD、MOCVD、MBE、ALD、常压外延等方法在鳍片衬底1A上外延生长了外延鳍片1B，其材质可以是与衬底1(1A)相同，例如均为Si，此外其材质也可以是其他高迁移率材料，例如Ge、SiGe、SiGe∶C、Si∶C、Si∶H、SiSn、GeSn、GaAs、InP、GaSb、InAs、InSb等等。为了与CMOS以及主流的HK/MG工艺兼容，外延鳍片1B的材质优选为Si、SiGe、SiGe∶C、Si∶C、Si∶H、SiSn、GeSn并且最佳为Si。鳍片衬底1A以及鳍片沟道(或者外延鳍片)1B可以共同构成鳍片结构。其中，虽然图1中为了方便说明仅示出了一个鳍片，但是实际上可以形成多个相互平行的鳍片，如此可以增强器件驱动能力以及栅控能力。并且类似地，以下各图中也仅示出了一个鳍片，但是不限于此。此外，形成鳍片结构的方法也可以是刻蚀衬底1形成更深的沟槽，填充本文档来自技高网...

【技术保护点】
一种半导体器件，包括：多个鳍片，位于衬底上并且沿第一方向延伸；多个栅极堆叠结构，沿第二方向延伸并且跨越了每个鳍片；多个应力层，位于栅极堆叠结构两侧的鳍片中，并且在应力层中具有多个源漏区；多个沟道区，沿第一方向位于多个源漏区之间；其特征在于，多个栅极堆叠结构环绕包围了多个沟道区。

【技术特征摘要】
1.一种半导体器件，包括：多个鳍片，位于衬底上并且沿第一方向延伸；多个栅极堆叠结构，沿第二方向延伸并且跨越了每个鳍片；多个应力层，位于栅极堆叠结构两侧的鳍片中，并且在应力层中具有多个源漏区；多个沟道区，沿第一方向位于多个源漏区之间，应力层包围源漏区的底部和侧壁并且接触沟道区；其特征在于，多个栅极堆叠结构环绕包围了多个沟道区。2.如权利要求1的半导体器件，其中，鳍片的材质与应力层的材质不同。3.如权利要求2的半导体器件，其中，鳍片的材质和/或应力层的材质为Si、SiGe、SiSn、GeSn、Si:C、Si:H、SiGe:C及其组合。4.如权利要求1的半导体器件，其中，栅极堆叠结构包括高k材料的栅极绝缘层和金属材料的栅极导电层。5.如权利要求1的半导体器件，其中，位于沟道区下方的栅极堆叠结构的沿第二方向的剖面形状为Σ形、C形、D形及其组合。6.如权利要求1的半导体器件，其中，应力层和/或源漏区包括SiGe、SiSn、GeSn、Si:C、Si:H、SiGe:C及其组合。7.一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片以及鳍片上的硬掩模层；形成沿第二方向延伸的并且跨越了每个鳍片的多个假栅极堆叠结构；在假栅极堆叠结构两侧的鳍片中形成应力层以及应力层中的源漏区；沉积层间介质层覆盖鳍片、应力层以及假栅极堆叠结构；去除假栅极堆叠结构，在层间介质层中留下第一栅极沟槽，暴露出硬掩模层；刻蚀硬掩模层下方的...

【专利技术属性】
技术研发人员：殷华湘，秦长亮，徐秋霞，陈大鹏，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：