一种碳化硅半导体器件制造技术

本实用新型专利技术公开了一种碳化硅半导体器件，包括半导体衬底、缓冲层和导电外延层，在所述导电外延层上设有栅电极和源极，所述栅电极包括栅介质层和多晶硅层，在所述导电外延层内设有阱区，在所述阱区内设有源区，其特征在于：所述栅介质层包括下层二氧化硅层、位于下层二氧化硅层上的氮化硅层、位于氮化硅层上端的上层二氧化硅层。本实用新型专利技术所提出的碳化硅半导体器件能够保证器件栅源耐压满足产品规范和应用要求，同时能够得到较低的界面态浓度以及稳定的阈值电压。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
一种碳化硅半导体器件
本技术涉及半导体功率器件
，尤其涉及一种碳化硅半导体器件。
技术介绍
大多数功率半导体器件都是由硅(Si)形成，但是各种其它的半导体材料也已被使用，碳化硅(SiC)就是这些备选材料之一。为了实现半导体器件具有更高的耐压以及更低的损耗性能，并且能够在高温环境下能够对其进行使用，通常采用碳化硅作为用于形成半导体器件的材料。与传统上使用的材料硅相比，碳化硅是一种用于高电压、高频和高温下的理想半导体材料。由于碳化硅的大临界电场(是硅的十倍)、大带隙(是硅的三倍)、高导热率(是硅的四倍)以及大电子饱和度(是硅的二倍)，这使得碳化硅成为制造诸如MOSFET (金属氧化物半导体场效应晶体管)、IGBT (绝缘栅双极型晶体管)之类器件的更加理想的材料。由碳化硅形成的半导体器件可具有更高的温度、以高功率密度、以更高的速度、以更高的功率水平和在高辐射密度下操作的能力。因此，通过采用碳化硅作为形成半导体器件的材料，可以实现半导体器件具有更高的耐压和更低的导通电阻性能。另外，采用碳化硅作为材料的半导体器件的好处还在于，与采用硅作为材料的半导体器件相比，其在高温环境下使用时特性降低的可能性更小。在碳化硅上制作MOSFET和IGBT器件，需要在碳化硅衬底形成一层栅介质层，该栅介质层通常为氧化物层。然而利用传统热氧化工艺在碳化硅材料上生产MOSFET、IGBT (绝缘栅双极型晶体管)等器件的栅介质层，其存在生产速度慢、界面态密度高、界面态密度不稳定的缺点，并且在碳面上生长的外延层目前在商业上无法得到，因此理想的是在硅面上形成栅极氧化物，栅极氧化物与碳化硅衬底之间的界面具有大量的界面陷阱，这些界面陷阱以各种方式对沟道区的电子迁移产生影响。这与在硅衬底上的栅介质工艺有很大不同，由于在碳化硅表面很难生长出与硅栅氧工艺一样高质量的二氧化硅层，而栅介质层的质量高低是直接影响了许多主要的器件参数，而这些问题阻碍了碳化硅功率器件的进一步发展，比如栅介质层比较高的界面态浓度直接影响了阈值电压的稳定性，其比较低的击穿强度要求栅氧化物层厚度大，这样才能够满足器件栅源耐压的要求，一般产品应用条件为+/-15伏，而产品规范为+/-30伏。但是另一方面，栅介质层厚度的提高，又会产生更多的界面态陷阱，导致器件阈值电压不稳定的问题。为了保证器件参数阈值电压Vth的稳定性，需要减少栅介质层与碳化硅衬底材料直接的界面态浓度，一种直接的方法就是优化栅介质层的工艺热过程，减少热过程时间，增加退火工艺，然而这样会产生栅介质层厚度薄，栅源击穿电压降低的问题。中国专利申请公布号:CN101933146A，申请公布日:2010年12月29日，公开了一种碳化硅半导体器件，其包括第一导电类型或第二导电类型的碳化硅衬底，第一导电类型的SiC层,其形成在SiC衬底的第一主表面上；第二导电类型的第一 SiC区,其形成在SiC层的表面上；第一导电类型的第二 SiC区，其形成在第一 SiC区的表面内；栅极电介质，其连续地形成在SiC层、第二 SiC区、以及介于SiC层和第二 SiC区之间的第一 SiC区的表面上。该专利所提出的一种碳化硅半导体器件，其存在以下不足之处:由于在碳化硅表面很难生长出与硅栅氧工艺一样高质量的二氧化硅层，因此该碳化硅半导体器件上的栅介质层的质量不高，其直接影响到器件阈值电压的稳定性。
技术实现思路
本技术是为了克服现有技术的不足之处，提供了一种碳化硅半导体器件，其制作出的碳化硅半导体器件能够保证器件栅源耐压满足产品规范和应用要求，同时能够得到较低的界面态浓度以及稳定的阈值电压。为了实现上述目的，本技术采用以下技术方案:一种碳化硅半导体器件，包括半导体衬底、缓冲层和导电外延层，在所述导电外延层上设有栅电极和源极，所述栅电极包括栅介质层和多晶硅层，在所述导电外延层内设有阱区，在所述阱区内设有源区，其特征在于:所述栅介质层包括下层二氧化硅层、位于下层二氧化硅层上的氮化硅层、位于氮化硅层上端的上层二氧化硅层。本技术所提出的一种碳化硅半导体器件，其栅介质层由三层材料组成:下层二氧化硅层、中间层的氮化硅层和上层二氧化硅层，下层二氧化硅层其厚度薄，可以优化其生长温度、生长温度和生长时间来减少下层二氧化硅层与半导体衬底的界面态密度；氮化硅层其介电常数大，因此在同样厚度下其具有较大的电容参数，同时氮化硅层的击穿强度大，在同样厚度下，氮化硅层具有较大的栅源击穿电压；上层二氧化硅层用于加强氮化硅层的致密性。本专利技术通过改变栅介质层的材料，使得碳化硅半导体器件的栅漏电、器件阈值电压、动态功耗等得到改善。我们可以从Vth的物理公式来解释以上所说表明界面态密度和Cge对Vth的影响关系。根据有关半导体器件方面的教科书所述，有如下的Vth公式Vth=Os+ ^qNafOesi Os/ Cgs其中:Os为表面电`势，Q为电子电量，此处为常数；Na为表面杂质浓度，e 0为真空介电系数，e Si为娃材料介电系数为Cgs器件栅源电容。在考虑表面电势(主要是界面态)对Vth的影响时，对上述公司等号两边同时求导数，得到d(Vth) = d (Os) + k * d (Os)/ Cgs作为优选，所述半导体衬底为N型碳化硅或P型碳化硅。该优选方案中，半导体衬底采用N型碳化硅，其制作形成的为功率MOSFET器件；半导体衬底采用P型碳化硅，其制作形成的为IGBT (绝缘栅双极型晶体管)。作为优选，所述氮化硅层，其厚度为l(T30nm。作为优选，所述半导体衬底材料为碳化硅。该优选方案中，半导体衬底材料采用碳化硅材料，其可以让制作出的半导体器件具有更高的耐压性能以及具有更低的导通电阻。作为优选，所述半导体衬底的掺杂浓度设定在E18/cm3以上。该优选方案中红，半导体衬底的掺杂浓度设定在E18/cm3以上，这样可以降低半导体衬底材料形成的串联电阻。与现有技术相比，本技术具有如下有益效果:(I)减少栅介质层界面态密度，提高器件参数的稳定性；(2)保证了栅源耐压、栅源漏电等参数不受栅介质厚度变小的影响；(3)能够提高栅源电容，进一步减小栅介质层界面态对器件参数Vth稳定性的影响；对于IGBT器件，在提高栅源电容后还能够提高Cge和Cce电容比例，可以减小短路条件下的栅极震荡，改善器件的短路安全工作区；(4)有利于减少栅电极(掺杂多晶硅)在磷扩散工艺过程中，同时栅电极掺杂杂质在后续工艺热过程中对沟道区浓度的影响，提高器件参数如Vth, Rdson, V cesat 的稳定性。【附图说明】图1为本技术的一种结构示意图。图2为本技术栅介质层的结构示意图。图中，I—N型碳化娃衬底，2—缓冲层，3—导电外延层，4一P讲区，5—N+源区,6—栅介质层，7—下层二氧化硅层，8—氮化硅层，9一上层二氧化硅层。【具体实施方式】下面结合附图和【具体实施方式】对本技术作进一步的描述。如图1、图2所示:一种碳化硅半导体器件，包括N型碳化硅衬底1、缓冲层2和导电外延层3，在所述导电外延层3上设有栅电极和源极，所述栅电极包括栅介质层6和多晶硅层，在所述导电外延层3内设有P阱区4，在所述P阱区4内设有N+源区5，所述栅介质层6包括下层二氧化娃层7、位于下层二氧化娃层上的氮本文档来自技高网...

【技术保护点】
一种碳化硅半导体器件，包括半导体衬底、缓冲层和导电外延层，在所述导电外延层上设有栅电极和源极，所述栅电极包括栅介质层和多晶硅层，在所述导电外延层内设有阱区，在所述阱区内设有源区，其特征在于：所述栅介质层包括下层二氧化硅层、位于下层二氧化硅层上的氮化硅层、位于氮化硅层上端的上层二氧化硅层。

【技术特征摘要】
1.一种碳化硅半导体器件，包括半导体衬底、缓冲层和导电外延层，在所述导电外延层上设有栅电极和源极，所述栅电极包括栅介质层和多晶硅层，在所述导电外延层内设有阱区，在所述阱区内设有源区，其特征在于:所述栅介质层包括下层二氧化硅层、位于下层二氧化硅层上的氮化硅层、位于氮化硅层上端的上层二氧化硅层。2.根据权利要求1所述的一种碳化硅半导体器件，其特征...

【专利技术属性】
技术研发人员：黄国华，冯明宪，门洪达，张伟，王坤池，周月，
申请(专利权)人：厦门天睿电子有限公司，黄国华，
类型：实用新型
国别省市：