碳化硅半导体装置及其制造方法制造方法及图纸

在SiC衬底基板上形成SiC外延层后，实现降低该外延层表面的结晶缺陷密度并提高器件的合格率。一种碳化硅半导体装置，其具有层叠在第一导电型碳化硅半导体基板(1)的一个主表面上的第一导电型碳化硅半导体外延层(2)，在所述碳化硅半导体装置中，在层叠有所述碳化硅半导体外延层(2)的碳化硅半导体基板(1)表面和碳化硅半导体外延层(2)的表面中的至少任意一个表面上具备再结晶层(13)。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种降低碳化硅外延层表面的结晶缺陷密度的碳化硅半导体装置及其制造方法。
技术介绍
近年来，碳化硅半导体装置作为能够超越硅器件的特性限制的器件备受关注。尤其是碳化硅半导体装置与硅半导体装置相比，具有击穿电场强度高(大约高10倍)、热传导率高(大约高3倍)等优异的物理特性，从而期待将这些优异的物理特性应用于功率半导体装置。这些优异的物理特性依赖于Si与C原子间较大的结合能量，但另一方面，由于Si与C结合时周期性结构不同，其结晶中大多存在2H、3C、4H、6H、15R等多型(结晶多型)，在结晶生长中容易发生不匹配这样的问题。因此，实际情况为，在制作SiC单晶时，不可避免地混入不同种类的多型结晶，容易发生由多型结晶的形成所引起的结晶不匹配而导致的错位等结晶缺陷。因此，与几乎接近于无错位的Si半导体相比，现有的SiC半导体中大多存在巨大的结晶缺陷。然而，作为SiC基板原材料的SiC结晶晶锭，由于高温下的熔液的稳定性差，因此如Si这样难以从熔液中进行结晶生长，通常采用升华法来制作。将从这种用升华法制作出的晶锭上切出的SiC半导体晶圆作为衬底基板，在该SiC衬底基板上通过气相法使SiC层外延生长，在该SiC外延层(以下称为SiC外延层)中做出杂质扩散层及接合结构，来制造SiC器件。在SiC外延层上形成器件时，可以适用与Si器件大致同样的工艺，但由于在SiC衬底基板及SiC外延层中，掺>杂剂原子几乎不进行热扩散，因此在杂质扩散层的形成中不能使用热扩散法这一方面有较大区别。因此，在SiC器件中，在形成杂质扩散层时，需要根据扩散层的深度通过离子注入条件不同的多阶段(多次)高温离子注入来形成扩散层，以及为使其活性化而进行1600℃以上高温热处理。由于SiC器件是在半导体基板两主表面间方向上流过电流的纵型器件，因此若半导体基板的电流通路内存在结晶缺陷，则器件的电气特性恶化，产品合格率下降。例如，在SiC-SBD(碳化硅肖特基势垒二极管；SiC-ShottkyBarrierDiode)或SiC-MOSFET(碳化硅金属氧化物半导体场效应晶体管)等器件中，尤其在其SiC外延层表面的结晶缺陷直接关系到特性恶化和可靠性品质，因此表面缺陷密度的降低及表面缺陷密度评价方法的确定对于提高SiC器件合格率及可靠性将成为重要的研究课题。SiC外延层表面的缺陷大致分为，引起作为基底的SiC衬底基板缺陷的贯通螺型错位(TSD)或贯通刃型错位(TED)等向上层的外延层延伸的错位缺陷、以及外延生长中在外延层内形成的缺陷(凹孔(ダウンホール)等)。图2中的(a)中，示意性示出了SiC半导体装置的截面，该SiC半导体装置是通过不导入应变层而形成SiC外延层的现有制造方法，使形成于SiC衬底基板上的TSD，保持TSD不变地扩展到外延层表面，或者使结晶缺陷类型转换为基底面错位(BasalPlaneDislocation，以下称为BPD)或胡萝卜型(キャロット)缺陷并扩展到外延层表面。作为SiC衬底基板原有的缺陷，在2000年代，被称为微管的错位缺陷已成为较大问题，而现在通过改善结晶制作方法，微管缺陷已大幅减少。然而即便是现在，实际情况是上述称为TSD、TED的错位缺陷仍存在大概1000个/cm2的程度，以这些缺陷为起点，进而存在向外延层中扩展延伸缺陷的问题，要求降低SiC衬底基板的缺陷。此外，对于外延层形成中发生的缺陷(凹孔等)，通过改良外延层形成装置、形成条件正在逐步降低。实际情况是：无法充分控制使上述SiC衬底基板上发生的TSD或TED等错位缺陷继续向外延层延伸并贯通这样的缺陷，尤其对于在表面上形成有凹凸图案的胡萝卜型缺陷几乎无法控制。该胡萝卜型缺陷是指与螺旋错位和基底面错位相关的缺陷。已知这些缺陷与器件的电气特性不良，尤其是漏电流不良有关，并成为产品合格率低下的主要原因。接下来，以SiC-SBD为例，对现有的SiC器件制造工序的概要进行说明。图5(1)表示SiC-SBD的完成截面，图5(2)表示其制造工序。在图5(2)中的工序(a)中，对n型SiC衬底基板1(杂质浓度＞1×1018cm-3，基板厚度350μm)的Si面侧进行化学机械研磨(ChemicalMechanicalPolising，以下称为CMP)并进行外延层形成前处理。图5(2)中的工序(b)中，在该Si面上堆积n型SiC外延层2(杂质浓度约1×1016cm-3，基板厚度10μm)。原料气体使用SiH4、C3H8，运载气体使用H2，在生长温度1700℃下进行CVD生长。使用氮(N2)作为n型掺杂剂。在图5(2)中的工序(c)中，在SiC外延层2表面上形成SBD周边耐压结构。即，通过Al或B等多阶段离子注入，在形成规定深度(Xj)的p型离子注入区域后，以1600℃左右进行热处理，使注入离子种类活性化，形成具有电场缓和功能的p型区域3作为周边耐压结构。在图5(2)中的工序(d)中，在SiC衬底基板1的背面侧形成Ni蒸镀膜后，以1000℃左右进行热处理，形成欧姆特性(オーミック性)的Ni硅化物膜4。然后，在SiC衬底基板表面侧的SiC外延层2表面上形成氧化膜5的接触孔后，形成Ti等的肖特基势垒电极6。在肖特基势垒电极6与SiC外延层2的接合部上，通过500℃左右的热处理，形成Ti硅化物等的硅化物层。在图5(2)中的工序(e)中，分别在表面侧形成AlSi电极膜7，在背面形成Ti/Ni/Au电极8，从而完成SBD器件。在以上说明的SiC-SBD器件的制造工序中，若在工序(b)中形成的SiC外延层2的表面上存在结晶缺陷，则在工序(d)中形成Ti硅化物层时，将阻碍形成良好的肖特基结，因此成为SBD器件特性不良的原因。SiC外延层表面的缺陷，很有可能受到形成SBD的肖特基势垒的表面侧硅化物层或MOSFET的栅氧化膜品质的影响。特别是在SBD中，由于缺陷的生成而导致肖特基势垒高度变化，有可能增大漏电流。此外，由于这些表面缺陷大多在SiC表面形成有阶梯状的高度差，因此在该台阶部，硅化物层的形成变得不均匀，有可能成为局部电场集中点。因此，如上所述，在实际的器件制造工序中，通常在评价外延层表面的缺陷分布的阶段，将存在特定缺陷种类的芯片从制造工序中排除。在这些表面缺陷中，作为出现频率最高的缺陷种类有胡萝卜型缺陷。最近，正逐步研究尤其是由胡本文档来自技高网...

【技术保护点】
一种碳化硅半导体装置，其具有层叠在第一导电型碳化硅半导体基板的一个主表面上的第一导电型碳化硅半导体外延层，所述碳化硅半导体装置的特征在于，在层叠有所述碳化硅半导体外延层的碳化硅半导体基板表面和碳化硅半导体外延层表面中的至少任意一个表面上具备再结晶层。

【技术特征摘要】
【国外来华专利技术】2013.10.28 JP 2013-2228521.一种碳化硅半导体装置，其具有层叠在第一导电型碳化硅半
导体基板的一个主表面上的第一导电型碳化硅半导体外延层，所述碳
化硅半导体装置的特征在于，
在层叠有所述碳化硅半导体外延层的碳化硅半导体基板表面和
碳化硅半导体外延层表面中的至少任意一个表面上具备再结晶层。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，所
述再结晶层选择性地形成于覆盖在贯通碳化硅半导体外延层的结晶
缺陷上的位置。
3.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
所述碳化硅半导体装置为碳化硅肖特基势垒二极管或碳化硅
MOSFET。
4.一种碳化硅半导体装置的制造方法，所述碳化硅半导体装置
在第一导电型碳化硅半导体基板的一个主表面上形成有第一导电型
碳化硅半导体外延层，所述碳化硅半导体装置的制造方法的特征在
于，具有如下工序：向形成有所述碳化硅半导体外延层的碳化硅半导
体基板表面和所述碳化硅半导体外延层表面中的至少任意一个表面
层供给应变能，然后，实施用于使被供给了所述应变能的所述表面层
再结晶的热处理，来形成再结晶层。
...

【专利技术属性】
技术研发人员：北村祥司，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP