肖特基势垒二极管及其制备方法技术

本发明专利技术提供一种肖特基势垒二极管及其制备方法，所述肖特基势垒二极管包括：第一导电类型的衬底；第一导电类型的双外延层，包括第一外延层及第二外延层，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度；若干个沟槽结构，包括沟槽、介质层，以及导电材料；肖特基势垒层，形成于所述双外延层表面；正面电极，形成于所述肖特基势垒层表面；背面电极，形成于所述衬底背面。本发明专利技术使用浓度不同的双外延层结构，靠近衬底的那层外延层使用较低浓度的N型掺杂，远离衬底的那层外延层使用较高浓度的N型掺杂，这样既可以达到较高的反向击穿电压，又降低了体电阻从而使正向导通电压降低，使器件性能更优。

【技术实现步骤摘要】

本专利技术属于半导体器件及制造领域，特别是涉及一种肖特基势垒二极管及其制备方法。
技术介绍
随着半导体技术的不断发展，功率器件作为一种新型器件，被广泛地应用于磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。肖特基势垒二极管一般是以肖特基金属(钛、镍、钴、铬、铂等)为正极，以N型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，金属中仅有极少量的自由电子，所以电子便从浓度高的N型半导体中向浓度低的金属中扩散。显然，金属中没有空穴，也就不存在空穴自金属向N型半导体的扩散运动。随着电子不断从N型半导体扩散到金属，N型半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为N型半导体→金属。但在该电场作用之下，金属中的电子也会产生从金属→N型半导体的漂移运动，从而削弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。肖特基二极管是一种低功耗、超高速半导体器件。最显著的特点为反向恢复时间极短(可以小到几纳秒)，正向导通压降低。其多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，也有用在微波通信等电路中作整流二极管、小信号检波二极管使用。在通信、电源、变频器、太阳能接线盒等中比较常见。近年来，沟槽技术被广泛使用，各种沟槽型结构被用于肖特基二极管(SBD)制作中。制作沟槽型SBD结构原因有二，其一，传统平面型结构容易表面击穿，对器件的可靠性带来挑战；其二，沟槽型SBD利用电荷平衡(chargebalance)原理可以提高器件的击穿电压。如果想要制作高电压SBD就需要用掺杂浓度较低的外延层来实现，不过掺杂浓度较低的外延层往往会使器件的体电阻变的很大，使正向导通电压VF增大。鉴于以上原因，提供一种能提高器件的击穿电压，而不会使器件体电阻变得很大使器件正向导通电压VF增大的肖特基二极管结构及其制备方法实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种肖特基势垒二极管及其制备方法，用于解决现有技术中为了提高SBD器件的击穿电压需要大大增加器件的正向导通电压的问题。为实现上述目的及其他相关目的，本专利技术提供一种肖特基势垒二极管，所述肖特基势垒二极管包括：第一导电类型的衬底；第一导电类型的双外延层，包括结合于所述衬底表面的第一外延层及结合于所述第一外延层表面的第二外延层，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度；若干个沟槽结构，包括形成于所述双外延层中的沟槽，结合于所述沟槽表面的介质层，以及填充于所述沟槽内的导电材料；肖特基势垒层，形成于所述第二外延层之上；正面电极，形成于所述肖特基势垒层表面；以及背面电极，形成于所述衬底背面。作为本专利技术的肖特基势垒二极管的一种优选方案，所述衬底为N型重掺杂，所述第一外延层及第二外延层为N型轻掺杂，且所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度。作为本专利技术的肖特基势垒二极管的一种优选方案，所述衬底的电阻率为不大于0.01ohm-cm，所述第一外延层及第二外延层的厚度范围为2～30μm，掺杂浓度范围为1014～1017/cm3。作为本专利技术的肖特基势垒二极管的一种优选方案，所述沟槽结构采用的导电材料为N型重掺杂的多晶硅，掺杂浓度范围为1017～1021/cm3。作为本专利技术的肖特基势垒二极管的一种优选方案，所述肖特基势垒层包含由Ti、Pt、Ni、Cr、W、Mo、Co中的至少一种金属所形成的金属硅化物。作为本专利技术的肖特基势垒二极管的一种优选方案，所述正面电极包括AlSiCu/Ti/Ni/Ag等多层金属膜，所述背面电极包括Ti/Ni/Ag多层金属膜。本专利技术还提供一种肖特基势垒二极管的制备方法，包括步骤：1)提供第一导电类型的衬底，于所述衬底表面形成包括第一外延层及第二外延层的第一导电类型的双外延层，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度；2)于所述双外延层中形成若干个沟槽，于所述沟槽内表面形成介质层，然后于所述沟槽内填充导电材料；3)于所述双外延层表面形成肖特基势垒层；4)于所述肖特基势垒层表面形成正面电极；5)于所述衬底背面形成背面电极。作为本专利技术的肖特基势垒二极管的制备方法的一种优选方案，所述衬底为N型重掺杂，其电阻率为不大于0.01ohm-cm，所述第一外延层及第二外延层为N型轻掺杂，其掺杂浓度范围为1014～1017/cm3，且所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度。作为本专利技术的肖特基势垒二极管的制备方法的一种优选方案，步骤2)包括：2-1)于所述双外延层中形成若干个沟槽；2-2)在所述沟槽中生长所述介质层；2-3)于所述沟槽中淀积N型重掺杂的多晶硅；2-4)采用刻蚀或化学机械平坦化方法去除所述双外延层表面的多晶硅；2-5)采用选择性刻蚀方法去除所述双外延层表面部分的所述介质层，露出所述双外延层的表面。作为本专利技术的肖特基势垒二极管的制备方法的一种优选方案，步骤3)包括：3-1)于所述双外延层表面淀积肖特基金属层；3-2)采用快速热退火工艺使所述肖特基金属层与所述双外延层反应形成金属硅化物，作为所述肖特基势垒层。如上所述，本专利技术提供一种肖特基势垒二极管及其制备方法，所述肖特基势垒二极管包括：第一导电类型的衬底；第一导电类型的双外延层，包括结合于所述衬底表面的第一外延层及结合于所述第一外延层表面的第二外延层，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度；若干个沟槽结构，包括形成于所述双外延层中的沟槽，结合于所述沟槽表面的介质层，以及填充于所述沟槽内的导电材料；肖特基势垒层，形成于所述双外延层表面；正面电极，形成于所述肖特基势垒层表面；背面电极，形成于所述衬底背面。本专利技术使用浓度不同的双外延层结构在降低正向导通电压的同时又不会使反向电压降低，而正向导通电压和反向击穿电压是SBD制作中需要考虑的两个重要电性参数，在满足要求耐压的条件下，正向导通电压低才能使SBD功耗较小，正向导通压降与反向漏电相比客户对较小的正向压降更为关注。本专利技术靠近衬底的那层外延层使用较低浓度的N型掺杂，远离衬底的那层外延层使用较高浓度的N型掺杂，这样既可以达到较高的反向击本文档来自技高网...

【技术保护点】
一种肖特基势垒二极管，其特征在于，所述肖特基势垒二极管包括：第一导电类型的衬底；第一导电类型的双外延层，包括结合于所述衬底表面的第一外延层及结合于所述第一外延层表面的第二外延层，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度；若干个沟槽结构，包括形成于所述双外延层中的沟槽，结合于所述沟槽内表面的介质层，以及填充于所述沟槽内的导电材料；肖特基势垒层，形成于所述第二外延层之上；正面电极，形成于所述肖特基势垒层表面；以及背面电极，形成于所述衬底背面。

【技术特征摘要】
1.一种肖特基势垒二极管，其特征在于，所述肖特基势垒二极管包括：
第一导电类型的衬底；
第一导电类型的双外延层，包括结合于所述衬底表面的第一外延层及结合于所述第一外
延层表面的第二外延层，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度；
若干个沟槽结构，包括形成于所述双外延层中的沟槽，结合于所述沟槽内表面的介质层，
以及填充于所述沟槽内的导电材料；
肖特基势垒层，形成于所述第二外延层之上；
正面电极，形成于所述肖特基势垒层表面；以及
背面电极，形成于所述衬底背面。
2.根据权利要求1所述的肖特基势垒二极管，其特征在于：所述衬底为N型重掺杂，所述
第一外延层及第二外延层为N型轻掺杂，且所述第二外延层的掺杂浓度大于所述第一外
延层的掺杂浓度。
3.根据权利要求1所述的肖特基势垒二极管，其特征在于：所述衬底的电阻率为不大于0.01
ohm-cm，所述第一外延层及第二外延层的厚度范围为2～30μm，掺杂浓度范围为
1014～1017/cm3。
4.根据权利要求1所述的肖特基势垒二极管，其特征在于：所述沟槽结构采用的导电材料为
N型重掺杂的多晶硅，掺杂浓度范围为1017～1021/cm3。
5.根据权利要求1所述的肖特基势垒二极管，其特征在于：所述肖特基势垒层包含由Ti、
Pt、Ni、Cr、W、Mo、Co中的至少一种金属所形成的金属硅化物。
6.根据权利要求1所述的肖特基势垒二极管，其特征在于：所述正面电极包括
AlSiCu/Ti/Ni/Ag多层金属膜，所述背面电极包括Ti/Ni/Ag多层金属膜。<...

【专利技术属性】
技术研发人员：郭涵，郑晨焱，
申请(专利权)人：中航重庆微电子有限公司，
类型：发明
国别省市：重庆;50