半导体装置制造方法及图纸

在终端结构部呈包围活性区域的周围的同心圆状地设有第一JTE区域、第二JTE区域。在第一JTE区域、第二JTE区域间设有p型的电场缓和区域(20)。电场缓和区域(20)是通过将第一小区域(21)和第二小区域(22)交替反复地配置成包围第一JTE区域的周围的同心圆状而成。电场缓和区域(20)的平均杂质浓度比与内侧邻接的第一JTE区域的杂质浓度高，且比与外侧邻接的第二JTE区域的杂质浓度低。第一小区域(21)越配置于外侧，以越窄的宽度(x1)设置。第二小区域(22)无论配置位置如何，均以几乎相同的宽度(x2)设置。第一小区域(21)的杂质浓度与第一JTE区域的杂质浓度相等。第二小区域(22)的杂质浓度与第二JTE区域的杂质浓度相等。能够避免成本增加，并且能够提高终端结构部的耐压。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置。
技术介绍
使用碳化硅(SiC)半导体而成的半导体装置(以下，称为碳化硅半导体装置)近年来作为超越使用硅(Si)半导体而成的半导体装置的极限的元件备受关注。特别是，与硅半导体相比，碳化硅半导体的击穿电场强度更高，热传导率更高，期待有效利用这些特长而应用于高耐压元件中。但是，为了制作(制造)实用性的碳化硅半导体装置，形成能够稳定地得到高耐压的终端结构成为重要的课题。终端结构部是围绕活性区域的周围，缓和活性区域的基板正面侧的电场而保持耐压的区域。活性区域是在导通状态时供电流流通的区域。通常，元件的耐压受到形成于成为n-型漂移层的n-型半导体基板(半导体芯片)的正面侧，且从活性区域延伸到活性区域与终端结构部的边界附近的p型高浓度区域的外周部的电场集中限制。例如在pn结二极管的情况下，该p型高浓度区域是形成与n-型漂移层之间的pn结的p型阳极区域。因此，已知有如下结构：通过与p型高浓度区域的外侧(芯片外周部侧)的端部邻接地形成杂质浓度比p型高浓度区域的杂质浓度低的p-型低浓度区域，从而缓和终端结构部处的电场的结终端(JTE：JunctionTerminationExtension：结终端扩展)。在JTE结构中，从p型高浓度区域与n-型漂移层之间的pn结延伸到外侧的耗尽层向p型高浓度区域和p-型低浓度区域这两方扩展。由此，由于在p型高浓度区域的外周部的电场得到缓和，所以能够提高耐压。在将该JTE结构进一步应用于高耐压的元件的情况下，电场也集中到p-型低浓度区域的外周部，其结果，耐压会被构成JTE结构的p-型低浓度区域的外周部处的雪崩击穿限制。这种问题可以通过使p-型低浓度区域的杂质浓度在从内侧(活性区域侧)向外侧的方向上逐渐减少来避免。这样包括具有在从内侧向外侧的方向上逐渐减少的杂质浓度分布的p-型低浓度区域的JTE结构被称为VLD(VariationofLateralDoping：横向变掺杂)结构。在VLD结构中，由于电场集中点分散在多个位置，所以最大电场强度大幅降低。然而，由于杂质的热扩散非常小，且引入杂质，所以在进行高加速电压的离子注入的碳化硅半导体中，难以应用VLD结构而使p-型低浓度区域的杂质浓度在从内侧向外侧的方向上减少。因此，需要邻接地形成越配置于外侧，杂质浓度越低或者厚度越薄的多个p-型低浓度区域来构成JTE结构。在构成包括杂质浓度或厚度不同的多个p-型低浓度区域的JTE结构的情况下，从元件的耐压性能的观点考虑，优选增加p-型低浓度区域的个数，尽可能减小相邻的p-型低浓度区域彼此的杂质浓度差。但是，由于工序数增加，因此成为妨碍降低制造成本的主要原因。目前，在碳化硅半导体装置中，通常形成包括用2个步骤或3个步骤来改变杂质浓度或厚度而成的多个p-型低浓度区域的JTE结构。以肖特基势垒二极管(SchottkyBarrierDiode：SBD)为例对碳化硅半导体装置的通常的JTE结构进行说明。图15是表示现有的SiC-SBD的结构的说明图。在图15的(a)中示出平面布局，在图15的(b)中示出图15的(a)的切割线AA-AA’处的截面结构。如图15所示，例如在600V、1200V的耐压级别中，通常在包围活性区域111的周围的终端结构部112设有包括杂质浓度不同的2个p型区域(p-型区域104和p--型区域105)的JTE结构。具体而言，在n+型碳化硅基板101的正面堆积有成为n-型漂移层102的碳化硅外延层。以下，将包括n+型碳化硅基板101和n-型漂移层102的外延基板称为碳化硅基体(半导体芯片)。在碳化硅基体的正面(n-型漂移层102侧的表面)的表面层，在活性区域111与终端结构部112的边界，从活性区域111起到终端结构部112选择性地设有p型保护环103。p型保护环103包围活性区域111中的n-型漂移层102与阳极108的肖特基结的周围。另外，在终端结构部112中，以在碳化硅基体的正面的表面层，比p型保护环103更靠向外侧的位置包围p型保护环103的周围的方式设有JTE结构。JTE结构包括p-型区域104和p--型区域105(以下，称为第一JTE区域104和第二JTE区域105)。第一JTE区域104包围p型保护环103的周围，且与p型保护环103的外侧的端部接触。第一JTE区域104的杂质浓度比p型保护环103的杂质浓度低。第二JTE区域105配置于比第一JTE区域104更靠向外侧的位置，包围第一JTE区域104的周围，且与第一JTE区域104的外侧的端部接触。第二JTE区域105的杂质浓度比第一JTE区域104的杂质浓度低。另外，第一JTE区域104、第二JTE区域105均具有相同的杂质浓度分布。符号107、符号109分别为层间绝缘膜和阴极。通过专利技术人的深入研究，确认了在1200V耐压级别为止，可以利用图15所示的JTE结构来确保耐压，但在更高的耐压级别中，存在在第一JTE区域104与第二JTE区域105的边界处的电场集中变得显著的趋势。由于在该第一JTE区域104与第二JTE区域105的边界处产生电场集中，所以存在为了确保终端结构部112的预定耐压所需要的制造工艺的余量(margin)降低的问题。为了确保终端结构部的预定耐压所需要的制造工艺的余量是指形成构成JTE结构的p型区域时的终端结构部的耐压相对于离子注入精度(剂量、扩散深度)、电活化率的余量。对于这样的制造工艺的余量的问题，可以通过以增加构成JTE结构的p型区域的个数，使杂质浓度差小的p型区域彼此邻接的方式配置多个p型区域，从内侧向外侧进一步逐级减少杂质浓度来改善。然而，针对增加了构成JTE结构的p型区域的个数的部分的光刻法以及离子注入的工序数目增加，产生随之成本增加的新的问题。因此，关于碳化硅半导体装置的JTE结构，提出了各种用于缓和JTE结构的电场的方法。作为缓和了JTE结构的电场的装置，提出了将在第二JTE区域的位于第一JTE区域侧的部分，具有与第一JTE区域的杂质浓度相同的杂质浓度的多个p型小区域设置成包围第一JTE区域的周围的环状的装置(例如，参照下述专利文献1(第0033段，图11))。另外，作为缓和了JTE结构的电场的另一装置，提出了使下述专利文献1的JTE结构进一步最佳化的装置(例如，参照下述专利文献2)。在下述专利文献2中，还具备包围第二JTE区域的周围的第三JTE区域，在第三JTE区域的位于第二JTE区域侧的部分设有具有与第二JTE区域的杂质浓度相同的杂质浓度的多个p型小区域。将下述专利文献1、专利文献2的JTE结构附加于图15的第一JTE区域104、第二JTE区域105的2层结构的JTE结构中而得的结构示于图16。图16是表示现有的SiC-SBD的结构的另一个例子的说明图。在图16的(a)中示出JTE结构的平面布局，在图16的(b)中示出JTE结构的截面结构。在图16所示的JTE结构中，在第一JTE区域104与第二JTE区域105之间设置有包括p-型小区域121和p--型小区域122的电场缓和区域120。p--型小区域122和p-型小区域121是在从内侧(活性区域111侧)朝向外侧的方向上，以包围与内侧邻接的p型小区域的周围的方式交替反复地配置。p-型小区域121的杂本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：第一导电型的半导体基板，其包括碳化硅半导体；活性区域，其设置于所述半导体基板的正面，供主电流流通；以及终端结构部，其包围所述活性区域的周围，所述终端结构部具有：多个第二导电型半导体区域，其被设置为包围所述活性区域的周围的同心圆状，且以越配置于外侧，杂质浓度越低的方式被配置；以及第二导电型中间区域，其以在至少1组相邻的所述第二导电型半导体区域之间相互接触的方式设置，杂质浓度低于与内侧邻接的所述第二导电型半导体区域的杂质浓度，且杂质浓度高于与外侧邻接的所述第二导电型半导体区域的杂质浓度，所述第二导电型中间区域被设置为包围与内侧邻接的所述第二导电型半导体区域的周围的同心圆状，通过交替反复地配置第二导电型的第一小区域与杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第二小区域而成，多个所述第二小区域以相同的宽度设置，多个所述第一小区域以越配置于外侧，宽度越窄的方式被设置。

【技术特征摘要】
【国外来华专利技术】2014.12.25 JP 2014-263509;2015.06.17 JP 2015-122451.一种半导体装置，其特征在于，具备：第一导电型的半导体基板，其包括碳化硅半导体；活性区域，其设置于所述半导体基板的正面，供主电流流通；以及终端结构部，其包围所述活性区域的周围，所述终端结构部具有：多个第二导电型半导体区域，其被设置为包围所述活性区域的周围的同心圆状，且以越配置于外侧，杂质浓度越低的方式被配置；以及第二导电型中间区域，其以在至少1组相邻的所述第二导电型半导体区域之间相互接触的方式设置，杂质浓度低于与内侧邻接的所述第二导电型半导体区域的杂质浓度，且杂质浓度高于与外侧邻接的所述第二导电型半导体区域的杂质浓度，所述第二导电型中间区域被设置为包围与内侧邻接的所述第二导电型半导体区域的周围的同心圆状，通过交替反复地配置第二导电型的第一小区域与杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第二小区域而成，多个所述第二小区域以相同的宽度设置，多个所述第一小区域以越配置于外侧，宽度越窄的方式被设置。2.根据权利要求1所述的半导体装置，其特征在于，在所述第二导电型中间区域的最外侧设有第三小区域，所述第三小区域的杂质浓度低于所述第一小区域的杂质浓度，且所述第三小区域的杂质浓度高于与外侧邻接的所述第二导电型半导体区域。3.根据权利要求2所述的半导体装置，其特征在于，所述第三小区域是在配置于所述第二导电型中间区域的最外侧的所述第一小区域的内部选择性地设置有杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第一小区域部而成。4.根据权利要求3所述的半导体装置，其特征在于，所述第三小区域是以在沿着所述活性区域与所述终端结构部的边界的方向上交替反复地配置所述第一小区域与所述第一小区域部的方式而成。5.根据权利要求1所述的半导体装置，其特征在于，在所述第二导电型中间区域的最内侧设置有第四小区域，所述第四小区域的杂质浓度低于与内侧邻接的所述第二导电型半导体区域的杂质浓度，且所述第四小区域的杂质浓度高于所述第二小区域的杂质浓度。6.根据权利要求5所述的半导体装置，其特征在于，所述第四小区域是在配置于所述第二导电型中间区域的最内侧的所述第二小区域的内部选择性地设置有杂质浓度高于所述第二小区域的杂质浓度的第二导电型的第二小区域部而成。7.根据权利要求6所述的半导体装置，其特征在于，所述第四小区域是以在沿着所述活性区域与所述终端结构部的边界的方向上交替反复地配置所述第二小区域与所述第二小区域部的方式而成。8.根据权利要求1所述的半导体装置，其特征在于，在所述第二导电型中间区域的最内侧配置有所述第二小区域，在所述第二导电型中间区域的最外侧配置有所述第一小区域。9.根据权利要求1所述的半导体装置，其特征在于，在相邻的所述第一小区域与所述第二小区域之间设置有第五小区域，所述第五小区域的杂质浓度低于所述第一小区域的杂质浓度，且所述第五小区域的杂质浓度高于所述第二小区域的杂质浓度。10.根据权利要求9所述的半导体装置，其特征在于，所述第五小区域是在所述第一小区域的内部选择性地设置有杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第三小区域部而成。11.根据权利要求10所述的半导体装置，其特征在于，所述第五小区域是以在沿着所述活性区域与所述终端结构部的边界的方向上交替反复地配置所述第一小区域与所述第三小区域部的方式而成。12.根据权利要求10所述的半导体装置，其特征在于，所述第三小区域部被设置在所述第一小区域的与该第一小区域的外侧邻接的所述第二小区域的边界附近。13.一种半导体装置，其特征在于，具备：第一导电型的半导体基板，其包括碳化硅半导体；活性区域，其设置于所述半导体基板的正面，供主电流流通；以及终端结构部，其包围所述活性区域的周围，所述终端结构部具有：多个第二导电型半导体区域，其被设置为包围所述活性区域的周围的同心圆状，且以越配置于外侧，杂质浓度越低的方式被配置；以及第二导电型中间区域，其以在至少1组相邻的所述第二导电型半导体区域之间相互接触的方式被设置，杂质浓度低于与内侧邻接的所述第二导电型半导体区域的杂质浓度，且杂质浓度高于与外侧邻接的所述第二导电型半导体区域的杂质浓度，所述第二导电型中间区域以呈同心圆状的方式被划分为多个区段，所述同心圆状是包围与内侧邻接的所述第二导电型半导体区域的周围的同心圆状，在所述区段，以从内侧向外侧呈同心圆状的方式交替地配置有1组以上的第二导电型的第一小区域与杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第二小区域，包括1组的相邻的所述第一小区域和所述第二小区域的微小区域在同一所述区段以相同的宽度被设置，且以越配置于位于外侧的所述区段，宽度越窄的方式被设置。14.根据权利要求13所述的半导体装置，其特征在于，在将所述第一小区域的宽度和杂质浓度分别记为x1和np1，将所述第二小区域的宽度和杂质浓度分别记为x2和np2时，所述微小区域的平均杂质浓度Np满足下述(1)式，Np＝((x1×np1)+(x2×np2))/(x1+x2)…(1)。15.根据权利要求13所述的半导体装置，其特征在于，多个所述第二小区域以相同的宽度被设置。16.根据权利要求13所述的半导体装置，其特征在于，多个所述第一小区域以越被配置于外侧，宽度越窄的...

【专利技术属性】
技术研发人员：北村祥司，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP