碳化硅半导体器件制造技术

本发明专利技术涉及碳化硅半导体器件。所述碳化硅半导体器件包括：碳化硅衬底、氧化物膜、栅电极、以及第一电极和第二电极。所述第一电极和所述第二电极被配置为使得能够通过施加到所述栅电极的栅极电压来控制在所述第一电极和所述第二电极之间流动的电流。首次测量的所述碳化硅半导体器件的第一阈值电压和已经向所述碳化硅半导体器件连续施加了1000小时应力之后测量的所述碳化硅半导体器件的第二阈值电压之间的差在±0.2V以内。所述应力的施加是在所述第一电极的电压是0V并且所述第二电极的电压是0V的情况下，向所述栅电极施加45kHz的、从‑5V到+15V变化的所述栅极电压。

【技术实现步骤摘要】
本申请是申请日为2013年6月18日、申请人为“住友电气工业株式会社”、专利技术名称为“碳化硅半导体器件及其制造方法”、申请号为201380036253.8的专利技术专利申请的分案申请。
本专利技术涉及碳化硅半导体器件及其制造方法，尤其涉及能抑制阈值电压变化的碳化硅半导体器件及其制造方法。
技术介绍
近年来，为了允许半导体器件的更高击穿电压、更低损耗和用于高温度环境等，越来越多地使用碳化硅作为半导体器件的材料。碳化硅是一种宽带隙半导体，其带隙比通常且广泛用作半导体器件材料的硅的带隙宽。因此，通过使用碳化硅作为半导体器件的材料，能够实现有更高击穿电压、更低导通电阻等的半导体器件。与由硅制成的半导体器件相比，由碳化硅制成的半导体器件在用于高温环境中时还具有表现较少性能劣化的优势。在由碳化硅制成的半导体器件，例如在MOSFET(金属氧化物半导体场效应晶体管)和IGBT(绝缘栅双极型晶体管)中，通过基于规定的阈值电压控制在沟道区中形成反型层是否存在，能够在两个电极之间接通和中断电流。例如，MitsuoOkamoto等人，“ReductionofinstabilityinVthof4H-SiCC-faceMOSFETs”，Proceedingsofthe59thSpringMeetingofTheJapanSocietyofAppliedPhysicsandRelatedSocieties(2012,WasedaUniversity)，15-309(非专利文献1)指出阈值电压随着碳化硅MOSFET中的栅极偏压应力而变化。为了降低阈值电压的变化，非专利文献1公开了使其上形成有栅极氧化物膜的碳化硅衬底在氢气氛中退火的方法。引用列表非专利文献NPD1：MitsuoOkamoto等人，“ReductionofinstabilityinVthof4H-SiCC-faceMOSFETs”，Proceedingsofthe59thSpringMeetingofTheJapanSocietyofAppliedPhysicsandRelatedSocieties(2012,WasedaUniversity)，15-309
技术实现思路
技术问题然而，如果在氢气氛中执行退火，即使能够暂时降低阈值电压变化，认为当在例如形成欧姆电极的随后步骤中使该衬底暴露在高温时，也会失去降低阈值电压变化的效果。换句话说，虽然在衬底上形成栅电极的阶段降低了阈值电压变化，但是认为在生产最终器件的阶段不能降低阈值电压变化。为了解决这种问题而制作了本专利技术，并且本专利技术的目的在于提供一种其中阈值电压变化小的碳化硅半导体器件及其制造方法。问题的解决方案本专利技术人对抑制通过栅极偏压应力的阈值电压变化的方法进行了详细的研究，并基于下面的结果获得本专利技术。首先，描述阈值电压变化的机理。参考图2，当在碳化硅衬底的p型体区4上形成由二氧化硅制成的栅极氧化物膜91时，会在碳化硅衬底的p型体区4和栅极氧化物膜91之间的界面处形成陷阱8。陷阱8是指在碳化硅衬底的p型体区4和栅极氧化物膜91之间形成的界面态。参考图3，当晶体管操作时，在陷阱8中会俘获流过形成在p型体区中4的沟道的电子9。俘获的电子9不利于电传导。另外，俘获的电子9表现为固定电荷。电子9具有负电荷且因此会抵消正栅极电压。这样会将阈值电压转移到正极。认为阈值电压通过这种方式会改变。如上所述，认为陷阱8的存在是阈值电压变化的主要因素。因此，为了降低阈值电压变化，需要降低陷阱密度(界面态密度)。为了降低陷阱密度，在氧化碳化硅衬底时提高退火温度是有效的。作为详细研究的结果，本专利技术人发现陷阱密度在约1300℃的氧化温度下达到饱合，并且在更高的温度陷阱密度不会大大降低。认为陷阱8来源于碳化硅和二氧化硅之间界面处的悬挂键。为了减少陷阱8，需要减少悬挂键。当使其上形成有二氧化硅层的碳化硅衬底在包含氮(N)原子或者磷(P)原子的气氛中退火时，氮原子或者磷原子会结合成悬挂键。结果，结合到氮原子或者磷原子的悬挂键不能困住电子，从而基本降低了陷阱密度。另外，当退火温度为1300℃或者更高时，氮原子或者磷原子能够有效地结合到悬挂键，从而有效地降低了陷阱密度。由于碳化硅的软化点在约1500℃，所以优选在1500℃或者更低的温度下执行退火。因此，根据本专利技术的制造碳化硅半导体器件的方法包括以下步骤。制备碳化硅衬底。执行在氧气气氛中加热碳化硅衬底的第一加热步骤。在第一加热步骤之后，执行在包含氮原子或者磷原子的气体气氛中将碳化硅衬底加热到1300℃或者更高且1500℃或者更低的温度的第二加热步骤。在第二加热步骤之后，执行在第一惰性气体气氛中加热碳化硅衬底的第三加热步骤。根据本专利技术的制造碳化硅半导体器件的方法，在第一加热步骤之后，执行在包含氮原子或者磷原子的气体气氛中将碳化硅衬底加热到1300℃或者更高且1500℃或者更低的温度的第二加热步骤。通过在包含氮原子或者磷原子的气体气氛中将碳化硅衬底加热到1300℃或者更高，能够有效地降低在碳化硅衬底和二氧化硅层之间的界面处形成的陷阱密度。因此，能够得到其中阈值电压变化小的碳化硅半导体器件。而且，由于加热温度为1500℃或者更低，所以能够抑制该碳化硅衬底软化。优选地，在上述制造碳化硅半导体器件的方法中，在第三加热步骤中，将碳化硅衬底加热到1300℃或者更高且1500℃或者更低。通过将碳化硅衬底加热到1300℃或者更高，已经引入在二氧化硅层中的包含氮原子或者磷原子的多余气体能够有效地从二氧化硅层扩散到外部。结果，能够使阈值电压转移到正侧，从而使碳化硅半导体器件为常闭型。而且，由于加热温度为1500℃或者更低，所以能够抑制该碳化硅衬底的软化。优选地，在上述制造碳化硅半导体器件的方法中，在第一加热步骤中，将碳化硅衬底加热到1300℃或者更高且1500℃或者更低。当碳化硅衬底的温度为1300℃或者更高时，能够使陷阱密度最小化。而且，由于加热温度为1500℃或者更低，所以能够抑制碳化硅衬底的软化。优选地，在上述制造碳化硅半导体器件的方法中，在第一加热步骤之后且在第二加热步骤之前，用第二惰性气体替换氧。从而，能够有效地去除氧，因此能够抑制该碳化硅衬底被剩余的氧氧化。优选地，在上述制造碳化硅半导体器件的方法中，第一惰性气体是氩气、氦气和氮气中的一种。因此，已经在第二步骤中引入在二氧化硅层中的包含氮原子或者磷原子的气体能够有效地扩散到二氧化硅层的外部。优选地，在上述制造碳化硅半导体器件的方法中，包含氮原子的气体是一氧化氮、一氧化二氮、二氧化氮和氨气中的一种。因此，能够有效地降低形成在碳化硅衬底和二氧化硅层之间的陷阱密度。优选地，在上述制造碳化硅半导体器件的方法中，包含磷原子的气体是氯化磷酰(POCl3)。因此，能够有效地降低形成在碳化硅衬底和二氧化硅层之间的陷阱密度。根据本专利技术的碳化硅半导体器件包括碳化硅衬底、氧化物膜、栅电极、第一电极和第二电极。氧化物膜被布置为与碳化硅衬底接触。栅电极被布置为与氧化物膜接触，使得氧化物膜介于栅电极和碳化硅衬底之间。第一电极和第二电极被布置为与碳化硅衬底接触。第一电极和第二电极被配置为使得能够通过施加到栅电极的栅极电压控制在第一电极和第二电极之间流动的电流。在首次测量的碳化硅半导体器件的第一阈值电本文档来自技高网...

【技术保护点】
一种碳化硅半导体器件，包括：碳化硅衬底；氧化物膜，所述氧化物膜被布置为与所述碳化硅衬底接触；栅电极，所述栅电极被布置为与所述氧化物膜接触，使得所述氧化物膜介于所述栅电极和所述碳化硅衬底之间；以及第一电极和第二电极，所述第一电极和所述第二电极被布置为与所述碳化硅衬底接触，所述第一电极和所述第二电极被配置为使得能够通过施加到所述栅电极的栅极电压来控制在所述第一电极和所述第二电极之间流动的电流，首次测量的所述碳化硅半导体器件的第一阈值电压和已经向所述碳化硅半导体器件连续施加了1000小时应力之后测量的所述碳化硅半导体器件的第二阈值电压之间的差在±0.2V以内，所述应力的施加是在所述第一电极的电压是0V并且所述第二电极的电压是0V的情况下，向所述栅电极施加45kHz的、从‑5V到+15V变化的所述栅极电压。

【技术特征摘要】
2012.08.07 JP 2012-1747241.一种碳化硅半导体器件，包括：碳化硅衬底；氧化物膜，所述氧化物膜被布置为与所述碳化硅衬底接触；栅电极，所述栅电极被布置为与所述氧化物膜接触，使得所述氧化物膜介于所述栅电极和所述碳化硅衬底之间；以及第一电极和第二电极，所述第一电极和所述第二电极被布置为与所述碳化硅衬底接触，所述第一电极和所述第二电极被配置为使得能够通过施加到所述栅电极的栅极电压来控制在所述第一电极和所述第二电极之间流动的电流，首次测量的所述碳化硅半导体器件的第一阈值电压和已经向所述碳化硅半导体器件连续施加了1000小时应力之后测量的所述碳化硅半导体器件的第二阈值电...

【专利技术属性】
技术研发人员：日吉透，内田光亮，增田健良，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本;JP