具有高迁移率和应变沟道的FinFET制造技术

一种集成电路器件，包括：至少被部分地嵌入浅沟槽隔离(STI)区并在源极和漏极之间延伸的鳍。该鳍由第一半导体材料形成，并且具有位于第一端部和第二端部之间的修整部分。由第二半导体材料形成的保护层，被设置在该鳍的修整部分的上方，以形成高迁移沟道。栅电极结构在该高迁移沟道上方以及第一端部和第二端部之间形成。本发明专利技术提供具有高迁移率和应变沟道的FinFET。

【技术实现步骤摘要】
具有高迁移率和应变沟道的FinFET
本专利技术涉及一种集成电路器件，具体而言，本专利技术涉及鳍场效应晶体管及其形成方法。
技术介绍
半导体器件被应用于大量电子器件中，如电脑，手机以及其他电子器件。半导体器件包括集成电路，该集成电路通过在半导体晶圆上设置多种薄膜材料并图案化该薄膜材料而在半导体晶圆上形成。集成电路包括:场效应晶体管(FET)，如金属氧化物半导体(MOS)晶体管。半导体产业的目标之一是继续缩小规格以及提高单个FET的速度。为了实现这些目标，鳍FET(FinFET)或多栅极晶体管将被用在亚32nm晶体管节点中。例如，FinFET不仅提高了面密度，而且还改善了沟道的栅极控制。虽然传统的FinFET器件可以提供流动性和/或应变沟道，但是该沟道在这种FinFET器件上形成的工艺可以导致不良结果。例如，源极/漏极选择性外延生长工艺或激活退火工艺可以对FinFET器件的沟道产生不利的热冲击。事实上，该沟道的材料特性可能改变，并且该沟道提供的应变可能衰减或减缓。此外，沟道的材料与周围材料(如硅)之间的不匹配可能导致点或面晶体缺陷的产生，特别是当该材料受到热加工的时候。
技术实现思路
为了解决现有技术中存在的问题，根据本专利技术的一个方面，提供了一种集成电路器件，包括:在源极和漏极之间延伸的鳍，所述鳍具有位于第一端部和第二端部之间并被保护层覆盖的修整部分，所述修整部分以及所述第一端部和所述第二端部由第一半导体材料形成，所述保护层由与所述第一半导体材料不同的第二半导体材料形成，以形成高迁移沟道；以及在位于所述第一端部和所述第二端部之间的所述高迁移沟道的上方形成的栅电极结构。在上述集成电路器件中，其中，所述第一半导体材料是硅而所述第二半导体材料是娃错。在上述集成电路器件中，其中，所述第二半导体材料是硅锗，锗，以及II1-V半导体合金中的一种。在上述集成电路器件中，其中，所述高迁移沟道包括:设置在所述保护层上方的第二保护层，所述第二保护层由所述第一半导体材料形成。在上述集成电路器件中，其中，所述高迁移沟道被配置成在鳍中产生张力或压力。在上述集成电路器件中，其中，所述高迁移沟道的厚度至少小于所述鳍的所述第一端部和所述第二端部之一的厚度。在上述集成电路器件中，其中，所述鳍的所述修整部分具有正方形的，矩形的，梯形的，三角形的，六边形的，八边形的，倒梯形的，弧形的，以及平面的鳍修整轮廓中的一种。在上述集成电路器件中，其中，所述高迁移沟道具有正方形的，矩形的，梯形的，三角形的，部分六边形的，六边形的，八边形的，倒梯形的，以及弧形的沟道轮廓中的一种。在上述集成电路器件中，其中，所述鳍至少被部分地嵌入浅沟槽隔离(STI)区。根据本专利技术的另一方面，还提供了一种集成电路器件，包括:在源极和漏极之间延伸的鳍，所述鳍具有位于第一端部和第二端部之间并被第一保护层和第二保护层覆盖的修整部分，所述修整部分、所述第一端部和所述第二端部、以及所述第二保护层由第一半导体材料形成，所述第一保护层由与所述第一半导体材料不同的第二半导体材料形成，以形成高迁移沟道；以及在位于所述第一端部和所述第二端部内侧的所述高迁移沟道的上方形成的栅电极结构。在上述集成电路器件中，其中，所述第一半导体材料是硅而所述第二半导体材料是硅锗、锗、以及II1-V半导体合金中的一种。在上述集成电路器件中，其中，所述高迁移沟道被配置成在鳍中产生张力或压力。在上述集成电路器件中，其中，所述高迁移沟道的厚度至少小于所述鳍的所述第一端部和所述第二端部之一的厚度。在上述集成电路器件中，其中，所述鳍的所述修整部分具有正方形的，矩形的，梯形的，三角形的，六边形的，八边形的，倒梯形的，弧形的，以及平面的鳍修整轮廓中的一种。在上述集成电路器件中，其中，所述高迁移沟道具有正方形的，矩形的，梯形的，三角形的，部分六边形的，六边形的，八边形的，倒梯形的，以及弧形的沟道轮廓中的一种。在上述集成电路器件中，其中，第一间隔件被设置成与所述源极相邻并位于所述鳍的所述第一端部的上方，而第二间隔件被设置成与所述漏极相邻并位于所述鳍的所述第二端部的上方。在上述集成电路器件中，其中，所述鳍至少被部分地嵌入浅沟槽隔离(STI)区。根据本专利技术的又一方面，还提供了一种形成鳍场效应晶体管(FinFET)器件的方法，包括:由第一半导体材料形成鳍，所述鳍被设置在源极和漏极之间，并且至少被部分地嵌入浅沟槽隔离(STI)区；修整所述鳍位于第一端部和第二端部之间的一部分，以形成修整部分；用第二半导体材料覆盖所述修整部分，以形成高迁移沟道；以及在所述高迁移沟道上方以及所述第一端部和所述第二端部之间形成栅电极结构。在上述方法中，进一步包括:用所述第一半导体材料覆盖所述第二半导体材料，以形成所述高迁移沟道。在上述方法中，进一步包括:通过所述高迁移沟道，在所述鳍中至少产生张力与压力之一。【附图说明】为了更完全地理解本专利技术及其优点，现在将结合附图所进行的以下描述作为参考，其中:图1是为了说明的目的而削减了部分的现有技术FinFET器件的透视图；图2是图1所述的现有技术FinFET器件大致沿线x_x截取的横截面；图3是为了说明的目的而削减了部分的实施例FinFET器件的透视图；图4是图3所述的FinFET器件大致沿线x_x截取的横截面；图5是图3所述的FinFET器件的俯视图；图6是用来在与图3的FinFET器件相似的实施例FinFET器件中形成高迁移沟道的第二保护层的截面图；图7是在形成图3的FinFET器件的实施例方法中使用的替换栅极工艺的截面图；图8是形成图3的FinFET器件的实施例方法中的保护性氧化物去除工艺的透视图；图9是形成图3的FinFET器件的实施例方法中的修整工艺的透视图；图10是用于形成图3的FinFET器件中的高迁移沟道的保护层的透视图；图11-20是图3的FinFET器件大致沿图8所述线y-y截取的经过修整的鳍的实施例轮廓的截面图；以及图21-31是图3的FinFET器件大致沿图9所述线y-y截取的迁移沟道的实施例轮廓的截面图。除非另有说明，不同附图中的相应标号和符号通常指相应部件。将附图绘制成清楚地示出实施例的相关方面而不必须成比例绘制。【具体实施方式】 以下详细讨论制作和使用实施例。然而，应当理解，本专利技术提供了许多可以在各种具体情况下实施的适用概念。 所讨论的具体实施例，仅仅是说明性的，并不限定本专利技术的范围。本专利技术将被描述为关于在一种具体情况下的实施例，即FinFET金属氧化物半导体(MOS)。然而，该概念也可以被应用在其他集成电路和电子结构中，其中包括，但不仅限于:多栅级场效应晶体管(MuGFET)以及纳米线器件。图1-2代表现有技术FinFET器件10，其将被简要描述。FinFET器件10包括--支撑数个鳍14的衬底12，其至少被部分地嵌入浅沟槽隔离(STI)区16。鳍14通常在位于FinFET器件10的相对端的源漏区18之间延伸。堆叠在邻近源漏区18的一部分鳍14上的间隔件20被设置在图2所示的栅电极结构22的相对侧。虽然为了便于图示而并未示出，图1和图2中的栅电极结构22可以包括:若干分立层或元件，例如，界面氧化层，高k介电层，以及金属栅极层。在图1-2中，衬底12由硅形成，而鳍14由硅锗形成。在本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：在源极和漏极之间延伸的鳍，所述鳍具有位于第一端部和第二端部之间并被保护层覆盖的修整部分，所述修整部分以及所述第一端部和所述第二端部由第一半导体材料形成，所述保护层由与所述第一半导体材料不同的第二半导体材料形成，以形成高迁移沟道；以及在位于所述第一端部和所述第二端部之间的所述高迁移沟道的上方形成的栅电极结构。

【技术特征摘要】
2012.06.15 US 13/525,0501.一种集成电路器件，包括: 在源极和漏极之间延伸的鳍，所述鳍具有位于第一端部和第二端部之间并被保护层覆盖的修整部分，所述修整部分以及所述第一端部和所述第二端部由第一半导体材料形成，所述保护层由与所述第一半导体材料不同的第二半导体材料形成，以形成高迁移沟道；以及 在位于所述第一端部和所述第二端部之间的所述高迁移沟道的上方形成的栅电极结构。2.根据权利要求1所述的集成电路器件，其中，所述第一半导体材料是硅而所述第二半导体材料是硅锗。3.根据权利要求1所述的集成电路器件，其中，所述第二半导体材料是硅锗，锗，以及II1-V半导体合金中的一种。4.根据权利要求1所述的集成电路器件，其中，所述高迁移沟道包括:设置在所述保护层上方的第二保护层，所述第二保护层由所述第一半导体材料形成。5.根据权利要求1所述的集成电路器件，其中，所述高迁移沟道被配置成在鳍中产生张力或压力。6.一种集成电路器件，包括: 在源极和漏极之间延伸的鳍，所述鳍具有位于第一端部和第二端部之间并被第一...

【专利技术属性】
技术研发人员：沈俊良，蔡国强，李后儒，梁春升，赖高廷，丁国强，吴集锡，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：