用应变的Si/SiGe层的迁移率增强的晶体管制造技术

本发明专利技术包括ＳＯＩ基片上同样薄的顶Ｓｉ层上的薄Ｓｉ／ＳｉＧｅ叠层。ＳｉＧｅ层是压缩应变的但有局部松弛，各Ｓｉ层是拉伸应变的，无高位错密度。ＳＯＩ基片的Ｓｉ层厚度范围是１０至４０ｎｍ。ＳｉＧｅ层厚度范围是５至５０ｎｍ。顶Ｓｉ第二层的厚度范围是２至５０ｎｍ。热氧化部分顶Ｓｉ层，形成用于ＭＯＳ的栅电介质。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及用SOI基片上应变Si/SiGe层的增强型NMOS和PMOS晶体管，更具体涉及包括有低位错密度的压缩应变但局部松驰SiGe和拉伸应变Si层的NMOS和PMOS晶体管。用压缩应变SiGe膜和拉伸应变Si膜，制成分别有空穴和电子迁移率大大提高的p-沟道调制掺杂场效应晶体管(p-MOSFET)和n-沟道调制掺杂场效应晶体管(n-MOSFET)。但是，该设计要求递级松驰的SiGe多层缓冲层作为“实际的”基片。这些缓冲层中的位错密度高达7个数量级，这对大规模制造可能性而言是太高了。已提出在SOI材料上制造空穴迁移率明显提高的假晶SiGe PMOS器件。在两个分开制造的器件中，SOI基片的顶硅层很厚，分别为150nm和50nm。因而，器件需要设压缩应变的SiGe层和拉伸Si层，在递级松驰的SiGe缓冲层中没有高位错密度。如果能制成这种器件，就能增强空穴和电子的迁移率。可采用这种薄Si基片的最接近的事情是，在SOI基片中的顶Si层。与块状硅基片相比，SOI基片的缺陷密度增大，会促进应变松驰。之后，除在SOI基片同样薄的顶Si层的顶上生长薄的Si/SiGe迭层外，SiGe会压缩应变，Si层会拉伸应变，而无高位错密度。因而，本专利技术包括SOI基片同样薄的顶Si层的顶上的Si/SiGe迭层。该SiGe层压缩应变，但局部松驰，每层Si层拉伸应变，无高位错密度。SOI基片的硅层厚约10-40nm。SiGe层的厚度为5至50nm。顶第二Si层的厚度是2至50nm。因此，本专利技术的一个目的是提供用硅绝缘体上应变的Si/SiGe的增强型NMOS和PMOS晶体管。本专利技术的另一目的是，提供包括有压缩应变的SiGe层和拉伸应变的多层Si层的增强型NMOS和PMOS晶体管。本专利技术的又一目的是，提供有空穴和电子迁移率增强的增强型NMOS和PMOS晶体管。可用标准的外延法，如低压化学汽相淀积(LPCVD)法、超高真空化学汽相淀积法(UHVCVD)、快速热化学汽相淀积法(RTCVD)或分子束外延法(MBE)中的任何一种方法，分别淀积SiGe层18和Si层22。可在已构图的或没构图的基片上用选择或非选择化学生长Si/SiGe层。SiGe层18和基片Si层14共享应变，用Si层22覆盖SiGe层18，有增大整个叠层28的临界厚度的作用。“有效临界厚度”是发生位错的临界厚度。该厚度增大取决于SiGe的松驰量。之后，可生长更厚的多层SiGe层和Ge浓度更大的多层膜层。例如，Ge浓度为0.3或50nm厚的SiGe层。Ge浓度更高的SiGe层会产生更高的空穴和电子迁移率。例如，按已公布的实验结果，Ge浓度为0.3的器件的场效应电子迁移率可为500cm2/V-Sec。同样，Ge浓度为0.3的器件的场效应空穴迁移率为250cm2/V-Sec。由于淀积层的厚度，基片硅层14是拉伸应变的，SiGe层18是压缩应变的，顶Si层22是拉伸应变的。对3层膜的应变说明如下。用掩埋的氧化层13使Si层14从基片12部分分离。而且，在Si层14顶上生长SiGe层18时Si层14有些松驰。假如在Si层14和SiGe层18偶尔出现该松驰，那么，SiGe层18顶上生长的Si层22将拉伸应变。换句话说，在SOI上生长SiGe层18，SiGe层18和基片Si层14之间共享应变。这造成SiGe层中出现压缩应变，但局部松驰。基片Si层14将拉伸应变。之后，SiGe层18上生长附加的顶Si层22，其中顶Si层22将会拉伸应变。NMOS器件中，顶Si层22可用作沟道。PMOS器件中，顶Si层22或SiGe层18可用作沟道。图2示出本专利技术器件的制造工艺流程图。步骤40包括提供其中有Si层的SOI基片。步骤42包括在SOI基片上淀积SiGe层。步骤44包括SiGe层上淀积Si层。步骤46包括氧化顶Si层的一部分以形成栅电介质。该方法制成有低位错密度的局部松驰压缩应变的SiGe层，和拉伸应变的Si层构成的叠层结构28。该叠层结构也能提供增强的空穴和电子迁移率。同样的或极相似的结构可用于n-沟道和p-沟道器件，用最后的Si层22作电子沟道，SiGe层18用作空穴沟道。顶Si层22也可用作电子或空穴沟道。可用CMOS或MODFET的设计。而且，结构和制造工艺与标准CMOS结构和制造步骤兼容。或者，碳化硅锗(SiGeC)层可用作该结构的一部分。由此已公开了用SOI基片上的多层Si/SiGe层的晶体管及其制造方法。尽管已公开了最佳的结构和制造方法，但会看到，在不脱离权利要求书限定的专利技术范围的情况下，还存在各种变化和改型。本文档来自技高网...

【技术保护点】
一种金属氧化物半导体晶体管，包括： 其中包含基片硅层的硅绝缘体基片； 所述基片硅层上的锗化硅层；和 所述锗化硅层上淀积的顶硅层，其中，所述锗化硅层是压缩应变的，所述顶硅层和所述基片硅层是拉伸应变的， 其中所述基片硅层的厚度范围是１０至４０ｎｍ。

【技术特征摘要】
US 2001-5-14 09/8553921.一种金属氧化物半导体晶体管，包括其中包含基片硅层的硅绝缘体基片；所述基片硅层上的锗化硅层；和所述锗化硅层上淀积的顶硅层，其中，所述锗化硅层是压缩应变的，所述顶硅层和所述基片硅层是拉伸应变的，其中所述基片硅层的厚度范围是10至40nm。2.按权利要求1的晶体管，其特征在于，晶体管的位错密度不高于基片硅层的位错密度。3.按权利要求1的晶体管，其特征在于，锗化硅层的厚度范围是5至50nm。4.按权利要求1的晶体管，其特征在于，锗化硅层包含Si1-XGeX，其中x范围是0.1至0.9。5.按权利要求1的晶体管，其特征在于，锗化硅包含Si1-XGeX，其中x范围是0.1至0.5。6.按权利要求1的晶体管，其特征在于，顶硅层厚度范围是2至50nm。7.按权利要求1的晶体管，其特征在于，顶硅层包括栅电介质区。8.按权利要求1的晶体管，其特征在于，所述晶体管的场效应电子迁移率至少是500cm2/V-Sec。9.一种金属氧化物半导体晶体管包括包括在其中的基片硅层的硅绝缘体基片；所述基片硅层上淀积的锗化硅层；和所述锗化硅层上的顶硅层，其中，所述基片硅层的厚度范围是10至40nm，锗化硅层的厚度范围是5至50nm，顶硅层的厚度范围是2至50nm。10.按权利要求9的晶体管，其特征在于，所述锗化硅层包含Si1-XGeX，x范围是0.1至0.5。1...

【专利技术属性】
技术研发人员：DJ特威特，ST许，
申请(专利权)人：夏普公司，
类型：发明
国别省市：JP[日本]