半导体器件制造方法技术

本发明专利技术公开了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构；在衬底以及栅极堆叠结构上沉积第一介质材料层；刻蚀第一介质材料层，形成第一侧墙；执行LDD和Halo掺杂注入；在衬底以及第一侧墙上依次沉积第二介质材料层和第三介质材料层；依次刻蚀第三介质材料层和第二介质材料层，分别形成第三侧墙和第二侧墙。依照本发明专利技术的侧墙刻蚀方法，采用了NON三层复合侧墙以及进行两步刻蚀，降低对衬底的损伤的同时还降低了工艺复杂性，此外还能优化阀值电压、有效降低EoT、提高栅控能力以及驱动电流。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造领域，更具体地，涉及一种侧墙刻蚀方法。
技术介绍
在超大规模集成电路制造中，在轻掺杂漏(LDD)注入工艺之前需要制作介质侧墙(spacer)，防止更大剂量的源漏注入过于接近沟道而导致源漏穿通，从而造成器件失效及良率降低。当前应用于主流65nm甚至45nm侧墙制作工艺为:在轻掺杂漏(LDD)注入工艺之前，首先沉积或热生长一层二氧化硅薄膜衬层，如采用快速热氧化法(RTO)生长30人7右的二氧化硅，作为随后的刻蚀阻挡层，以保护衬底特别是源漏区靠近沟道区的界面处不受损伤，以避免缺陷密度增大；再沉积一层良好共形性的氮化硅薄膜，包围在多晶硅栅极周围。最后，采用等离子体刻蚀去掉衬底上及栅极上的氮化硅薄膜，停止在下面的氧化层上，形成第一道侧墙。在轻掺杂漏(LDD)注入以及Halo工艺之后，分别再次沉积二氧化硅和氮化硅薄膜，前者作为后者的刻蚀阻挡层，从而形成第二道侧墙。最后形成的复合侧墙通常具有ONO的结构。另一方面，依据摩尔定律，随着器件关键尺寸的持续微缩，传统的栅氧/多晶硅栅结构越来越无法满足先进逻辑器件的要求，逐渐为高K-金属栅结构所取代。并且，由于后栅工艺可以控制热效应及对阀值电压的良好控制，逐渐成为主流工艺。降低有效栅氧厚度(EoT)可以大大增强栅对高K的控制能力，同时有助于降低漏电流。然而，上述传统的先氧化硅后氮化硅复合侧墙，会降低高K材料的介电常数，使得EoT增加，降低栅控能力及驱动电流。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种创新性的侧墙刻蚀方法，避免损伤衬底的同时还能有效降低EoT、提高栅控能力以及驱动电流。实现本专利技术的上述目的，是通过提供一种，包括:在衬底上形成栅极堆叠结构；在衬底以及栅极堆叠结构上沉积第一介质材料层；刻蚀第一介质材料层，形成第一侧墙；执行LDD和Halo掺杂注入；在衬底以及第一侧墙上依次沉积第二介质材料层和第三介质材料层；依次刻蚀第三介质材料层和第二介质材料层，分别形成第三侧墙和第二侧墙。其中，第一介质材料层和/或第三介质材料层包括氮化娃，第二介质材料层包括二氧化硅。其中，刻蚀第三介质材料层和第二介质材料层的步骤进一步包括:执行主刻蚀，刻蚀第三介质材料层形成第三侧墙，并在第二介质材料层上留有第三介质材料层的残留；执行过刻蚀，去除第三介质材料层的残留；执行腐蚀，去除衬底上暴露的第二介质材料层。其中，刻蚀第一介质材料层的步骤进一步包括:执行主刻蚀，刻蚀第一介质材料层形成第一侧墙，并在衬底上留有第一介质材料层的残留；执行过刻蚀，去除第一介质材料层的残留。其中，栅极堆叠结构包括栅绝缘层和栅电极层，栅电极层包括多晶硅、非晶硅、金属，栅绝缘层包括二氧化硅、氮氧化硅、高k材料。其中，在主刻蚀过程中，调节电极功率、腔体压力和反应气体流量比例，增强各向异性，形成陡直的侧墙。其中，在过刻蚀过程中，调节极功率、腔体压力和反应气体流量比例，获得不同层之间的高选择比。其中，选择比大于10:1。其中，主刻蚀和/或过刻蚀的刻蚀气体包括氟基气体、氧化性气体。其中，氟基气体包括碳氟基气体、NF3。其中，主刻蚀的氟基气体包括CF4、CHF3> CH2F20其中，过刻蚀的氟基气体包括CF4、CH3F, CH2F20其中，氧化性气体包括02。其中，在主刻蚀过程中，通过反应物以及生成物的谱线变化，自动触发终点检测系统，结束主刻蚀而进入过刻蚀，将晶片全部区域的介质层刻蚀干净。其中，在主刻蚀过程中，还可以通过刻蚀速率计算所需的刻蚀时间直到接近第二介质材料层或者衬底表面，结束主刻蚀而进入过刻蚀，将晶片全部区域的介质层刻蚀干净。其中，主刻蚀和/或过刻蚀采用基于CCP或者ICP模式的刻蚀设备。其中，采用HF基腐蚀液湿法刻蚀第二介质材料层。进一步包括:去除栅极堆叠结构，形成栅极沟槽；在栅极沟槽中填充高k材料的栅极绝缘层以及金属材料的栅极导电层，形成高k_金属栅极结构。依照本专利技术的侧墙刻蚀方法，采用了 NON三层复合侧墙以及进行两步刻蚀，降低对衬底的损伤的同时还降低了工艺复杂性，此外还能优化阀值电压、有效降低EoT、提高栅控能力以及驱动电流。【附图说明】以下参照附图来详细说明本专利技术的技术方案，其中:图1至图4为依照本专利技术的各步骤的剖面示意图；以及图5为依照本专利技术的的流程图。【具体实施方式】以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。参照图5以及图1，在衬底上形成栅极堆叠结构，在衬底以及栅极堆叠结构上沉积第一介质材料层。栅极堆叠结构可以是前栅工艺的栅极堆叠，也可以是后栅工艺的伪栅极堆叠。提供衬底1，其可以是体S1、SO1、体Ge、GeO1、SiGe、GeSb，也可以是II1-V族或者I1-VI族化合物半导体衬底，例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造，衬底I优选地为体Si或者SOI。在衬底I上通过LPCVD、PECVD、热氧化、RTO等沉积方法形成较薄的栅绝缘层(栅氧化层)2，例如为薄SiO2层，其厚度例如I~5nm，用于在稍后的后栅工艺去除假栅极时保护衬底。或者可选地，栅绝缘层2是用于后栅工艺的高k材料。在栅氧化层2上通过LPCVD、扩散炉管等方法沉积栅电极层3，其材质例如为多晶硅、非晶硅(用于假栅极层)或者金属(用于前栅工艺)。随后采用光刻/刻蚀工艺图形化栅极层3 (优选地以及栅氧化层2)，形成栅极堆叠结构。刻蚀工艺可以包括等离子体刻蚀(采用Ar等惰性离子)、反应离子刻蚀(RIE，采用氟基气体)、或者各向异性的湿法腐蚀(例如TMAH腐蚀液刻蚀S i材质、HF基腐蚀液刻蚀SiO材质)，刻蚀停止点可以在栅氧化层2与栅电极层(假栅极层)3的界面处，也可以稍微过刻蚀直至暴露衬底I。栅极堆叠2/3的布图不限于图1所示的单个线条，而是可以依照版图设计需要为多个平行或者局部相交的线条，具体地对应于以后将要形成的MOSFET的栅极位置处。栅极堆叠结构的侧面基本是陡直的，也即栅极堆叠结构与衬底之间的夹角基本等于90度(例如在90度±2.5度范围内)。优选地先采用HF基湿法腐蚀去除栅极堆叠之外的栅氧化层2。然后在整个衬底(晶片)上形成均匀厚度的第一介质材料4。采用LPCVD、PECVD等方法形成第一介质材料4，可以是氮化硅，能够隔绝随后的双层复合薄膜对高K材料的影响，从而有效降低EoT。第一介质材料4的厚度例如为20~30nm。第一介质材料4的层如图1所不与栅极堆叠结构共型。参照图5以及图2，刻蚀第一介质材料4形成第一侧墙。可以采用各向异性的干法刻蚀一次性刻蚀第一介质材料4而形成第一侧墙4A。优选地，在本专利技术一个实施例中，采用两步刻蚀法形成第一侧墙4A。首先，执行主刻蚀，各向异性刻蚀第一介质材料4，停止在衬底I上，得到基本陡直的第一侧墙4A。例如采用等离子体刻蚀系统、基于CCP或者ICP模式的刻蚀设备，调整电极的功率、腔体的压力和反应气体的流量比例，增强各向异性刻蚀，使得栅极堆叠结构顶部的第本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构；在衬底以及栅极堆叠结构上沉积第一介质材料层；刻蚀第一介质材料层，形成第一侧墙；执行LDD和Halo掺杂注入；在衬底以及第一侧墙上依次沉积第二介质材料层和第三介质材料层；依次刻蚀第三介质材料层和第二介质材料层，分别形成第三侧墙和第二侧墙。

【技术特征摘要】
1.一种半导体器件制造方法，包括: 在衬底上形成栅极堆叠结构； 在衬底以及栅极堆叠结构上沉积第一介质材料层； 刻蚀第一介质材料层，形成第一侧墙； 执行LDD和Halo掺杂注入； 在衬底以及第一侧墙上依次沉积第二介质材料层和第三介质材料层； 依次刻蚀第三介质材料层和第二介质材料层，分别形成第三侧墙和第二侧墙。2.如权利要求1的半导体器件制造方法，其中，第一介质材料层和/或第三介质材料层包括氮化硅，第二介质材料 层包括二氧化硅。3.如权利要求1的半导体器件制造方法，其中，刻蚀第三介质材料层和第二介质材料层的步骤进一步包括: 执行主刻蚀，刻蚀第三介质材料层形成第三侧墙，并在第二介质材料层上留有第三介质材料层的残留； 执行过刻蚀，去除第三介质材料层的残留； 执行腐蚀，去除衬底上暴露的第二介质材料层。4.如权利要求1的半导体器件制造方法，其中，刻蚀第一介质材料层的步骤进一步包括: 执行主刻蚀，刻蚀第一介质材料层形成第一侧墙，并在衬底上留有第一介质材料层的残留； 执行过刻蚀，去除第一介质材料层的残留。5.如权利要求1的半导体器件制造方法，其中，栅极堆叠结构包括栅绝缘层和栅电极层，栅电极层包括多晶硅、非晶硅、金属，栅绝缘层包括二氧化硅、氮氧化硅、高k材料。6.如权利要求3或4的半导体器件制造方法，其中，在主刻蚀过程中，调节电极功率、腔体压力和反应气体流量比例，增强各向异性，形成陡直的侧墙。7.如权利要求3或4的半导体器件制造方法，其中，在过刻蚀过程中，调节极功率、腔体压...

【专利技术属性】
技术研发人员：孟令款，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：