一种全数字逐次逼近寄存器式快速锁定延时锁定环制造技术

本发明专利技术公开了一种全数字逐次逼近寄存器式快速锁定延时锁定环，电路结构的创新之处在于采用可复位数控延时链将输入时钟与控制器工作时钟之间的分频比降低至1，同时采用2-b逐次逼近寄存器算法将搜索循环次数降低50%，从而达到快速锁定的目的。本发明专利技术的电路包括前置电路、数控延时链、相位合成电路、2-b逐次逼近寄存器控制器、相位判断电路和复位脉冲产生电路。实验证明本发明专利技术电路可锁定频率范围为100MHz至400MHz，锁定时间为5个时钟周期，锁定后输出50%占空比的时钟信号并且彻底避免了谐波锁定的发生。

【技术实现步骤摘要】
一种全数字逐次逼近寄存器式快速锁定延时锁定环
本专利技术涉及集成电路设计领域，具体地，涉及一种数字集成电路时钟同步模块。
技术介绍
人类对低功耗、高性能电子产品的需求推动了半导体工艺水平的不断前进，使得集成电路的设计技术不断改进。设计中开始广泛使用硅知识产权（IntellectualProperty，IP）核等可复用模块，并将综合技术和IP核相结合，尽可能地缩短系统芯片（SystemonChip，SoC）的设计周期。同时，SoC芯片也向着多核多时钟域的方向发展，芯片内部时钟架构的复杂度日益提升。如今主流处理器内核，片内时钟频率已达到GHz，而同时又存在多个不同的时钟域，时钟域之间的关系日趋复杂。因此，如何在有限的设计周期内快速实现SoC内部高频率时钟信号的精确分布已经成为当今集成电路发展的瓶颈之一。由于高性能SoC芯片对时钟网络质量的要求，后端时钟树综合技术发展出了多种时钟树结构，如网格时钟树结构(mashtree)、鱼骨时钟树结构(H-tree)以及各种技术相结合的本地-全局多级时钟树结构。采用这些时钟网路分布技术进行时钟树综合，虽然能够生成具有较小时钟偏差以及较强抗干扰能力的时钟网络，然而这类技术往往包含过多冗余设计，实现过程中，需要占用极多的布线资源，不仅会为布局布线留下拥塞的隐患，同时时钟树上产生的巨大功耗也让设计者难以接受。此外其物理实现的过程相对复杂，在SoC设计周期日益缩短的今天，往往没有太多时间留给后端工程师完成这种复杂的时钟网络。因此，采用平衡树时钟网络与时钟延迟锁定电路相结合的本地-全局时钟网络层次化区域分布时钟树综合策略广泛地应用于SoC芯片中。对于延时锁定电路的研究，基本上按照电路的结构与延时补偿原理的不同，沿着开环延时锁定电路和闭环延时锁定电路两个方向展开，对于该电路的设计水平，美国和韩国处于领先地位。延时锁定环(DelayLockedLoop,DLL)和同步镜像延时锁定电路(SynchronousMirrorDelayCircuit,SMDC)就是这两种锁定电路的典型代表，两者针对不同的应用有着各自的特点。传统全数字逐次逼近寄存器（SuccessiveApproximationRegister，SAR）式延时锁定环，存在锁定时间过长、谐波锁定和死锁的问题，极大地限制了它在实际系统中的应用。
技术实现思路
本专利技术的目的在于，针对传统全数字逐次逼近寄存器式延时锁定环锁定存在的上述问题，对其电路结构和工作过程进行了深入地分析和研究，设计一种全数字逐次逼近寄存器式快速锁定延时锁定环，通过采用可复位数控延时链将输入时钟与控制器工作时钟之间的分频比降低至1，同时采用2-b逐次逼近寄存器算法将搜索循环次数降低50%，大幅度提高锁定速度，彻底避免了谐波锁定和死锁现象的发生。为实现上述目的，本专利技术的技术方案如下：本专利技术全数字逐次逼近寄存器式快速锁定延时锁定环的模块包括：1）前置电路(PrepositiveDelayCell,PDC)PC0，PC1，PC2，PC3；2）4组数控延时链HCDL，RCDL_org,RCDL_ad1,RCDL_ad2；3）相位合成电路；4）2-b逐次逼近寄存器控制器；5）相位判断电路；6）复位脉冲产生电路(ResetGenerator,RG)。六个模块构成整体延时锁定环架构。所述模块1）中，前置电路，采用时钟树结构，用于保证初始时钟信号同时进入延时链的每个延时单元。所述模块2）中，包含一组普通数控延时链和3组可复位的数控延时链。可复位的数控延时链（ResettableDigital-ControlledDelayLine，RCDL），是一种基于高扇出结构的延时链。所述模块3）中，相位合成电路，采用了半延时方式的50%相位产生器实现相位合成功能。所述模块4）中，2-b逐次逼近寄存器控制器，是采用了2bit快速逐次逼近算法的快速二元搜索(ImprovedFastSAR,IFSAR)控制器。所述模块5）中，相位判断电路，包含了相位判断和相位失锁重启电路。相位判断电路用于判断初始时钟与反馈时钟之间的相位关系。当相位失锁时，相位失锁重启电路提供延时锁定环的重启信号。所述模块6）中，复位脉冲产生电路，一方面，能够每周期完成对延时链进行清零，同时保证在某延时单元选通期间，它的上一级延时单元输出时钟为0。另一方面，能够保证复位信号同时进入延时链的每个延时单元。相对于现有技术，本专利技术的有益效果是：采用可复位延时单元（ResettableDelayUnit，RDU）组成延时链，消除了分频比的影响，避免了谐波锁定的发生，同时采用改进后的2bit延时链结构，在降低搜索循环次数的同时，有效地降低了硬件设计开销。设计最终通过分频比与循环次数的同时降低，实现了快速锁定的功能，仿真结果表明设计能够在5个周期能完成锁定并输出接近50%占空比的时钟信号，设计的可锁定频率范围为100MHz-400MHz。下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。附图说明附图用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与本专利技术的实例一起用于解释本专利技术，并不构成对本专利技术的限制。在附图中：图1为全数字逐次逼近寄存器式快速锁定延时锁定环系统框图。图2为前置电路结构示意图。图3为复位信号产生电路结构示意图。图4为可复位延时单元RDU电路结构图。图5为可复位延时链RCDL的总体结构示意图。图6为UC0和UC1之间的逻辑关系电路示意图。图7为相位合成电路结构示意图。图8为相位判断电路的结构图。图9为相位判断电路的波形图。图10为失锁判断电路的结构图。图11为IFSAR控制器结构示意图。图12为2bitIFSAR算法流程图。图13为IFSAR控制器输出控制字变化过程图。图14为IFSAR控制单元结构图。具体实施方式图1为全数字逐次逼近寄存器式快速锁定延时锁定环系统框图。系统工作的过程可以分为2bit快速逐次逼近寄存器搜索和相位合成两个步骤，其中2bit搜索用来完成相位锁定，相位合成则用来确保锁定后输出50%占空比时钟信号。其工作过程如下：时钟信号在系统内依次穿过一组半延时链（HalfDigital-ControlledDelayLine，HCDL）和3组可复位延时链，其中RCDL_org,RCDL_ad1,RCDL_ad2分别提供一路输出信号，作为相位判断电路的反馈时钟；同时时钟信号通过复位脉冲产生电路，对RCDL按周期进行复位操作，清除RCDL内上周期残留信号。由于系统分频比为1，SAR控制器在系统时钟频率下工作。主SAR控制器根据相位判断电路输出结果控制RCDL延时量，从SAR控制器则根据相位比较所进行的步骤，对RCDL_adx进行延时长度调整，该调整与相位比较结果无关。当相位锁定，主SAR控制器调整输出控制字，通过相位合成电路输出占空比50%的时钟信号。图2，3分别为前置电路和复位信号产生电路的结构示意图。系统时钟和复位信号在进入延时链之前需要分别通过前置电路和复位电路。图2所示的前置电路采用时钟树结构，可以将初始时钟信号分配给每个延时单元，避免了直接高扇出所带来的巨大负载，同时确保时钟信号在同一时刻进入延时单元，避免了高扇出延时链结构所存在的系统时钟偏差隐患。图3为复位信号产生电路，其电路由一本文档来自技高网...

【技术保护点】
一种全数字逐次逼近寄存器式快速锁定延时锁定环，其特征在于，它由前置电路、数控延时链、相位合成电路、2?b逐次逼近寄存器控制器、相位判断电路、复位脉冲产生电路这6个模块构成，其中，前置电路采用时钟树结构，用于保证初始时钟信号同时进入延时链的每个延时单元；数控延时链是一种基于高扇出结构的延时链，包含一组普通数控延时链和3组可复位的数控延时链，其中可复位的数控延时链是由可复位延时单元组成的2?bit延时链，它把输入时钟与控制器工作时钟之间的分频比降低至为1，提高锁定速度的同时彻底消除传统逐次逼近寄存器延时锁定环的谐波锁定问题；相位合成电路采用半延时方式的50%相位产生器以实现相位合成功能；2?b逐次逼近寄存器控制器采用2?b逐次逼近寄存器搜索算法以降低一半循环次数，从而达到快速锁定的目的；相位判断电路，包含了相位判断和相位失锁重启电路，相位判断电路用于判断输入时钟与反馈时钟之间的相位关系，当相位失锁时，相位失锁重启电路提供延时锁定环的重启信号以消除传统逐次逼近寄存器延时锁定环的死锁问题；复位脉冲产生电路能够每周期对延时链进行清零，同时保证在某延时单元选通期间，它的上一级延时单元输出时钟信号为0。...

【技术特征摘要】
1.一种全数字逐次逼近寄存器式快速锁定延时锁定环，其特征在于，它由前置电路、数控延时链、相位合成电路、2-b逐次逼近寄存器控制器、相位判断电路、复位脉冲产生电路这6个模块构成，其中，前置电路采用时钟树结构，用于保证初始时钟信号同时进入延时链的每个延时单元；数控延时链是一种基于高扇出结构的延时链，包含一组普通数控延时链和3组可复位的数控延时链，其中可复位的数控延时链是由可复位延时单元组成的2-bit延时链，它把输入时钟与快速二元搜索控制器工作时钟之间的分频比降低至为1，提高锁定速度的同时彻底消除传统逐次逼近寄存器延时锁定环的谐波锁定问题；相位合成电路采用半延时方式的50％相位产生器以实现相位合成功能；2-b逐次逼近寄存器控制器采用2bit快速逐次逼近算法的快速二元搜索控制器，从而达到快速锁定的目的；所述快速二元搜索控制器包括主SAR控制器和从SAR控制器，其中SAR为逐次逼近寄存器；相位判断电路，包含了相位判断和相位失锁重启电路，相位判断电路用于判断输入时钟与反馈时钟之间的相位关系，当相位失锁时，相位失锁重启电路提供延时锁定环的重启信号以消除传统逐次逼近寄存器延时锁定环的死锁问题；复位脉冲产生电路能够每周期对可复位的数控延时链进行清零，同时保证在某延时单元选通期间，它的上一级延时单元输出时钟信号为0；所述2bit快速逐次逼近算法具体为：假设RCDL_org由N位控制字控制，N为偶数，经过译码后可产生2N个控制码，相应的RCDL_org为2N级可复位延时单元RDU组成；半延时链HCDL的延时长度为RCDL_org的一半，受N-1位控制字控制，因此整个主SAR控制器的控制字Code为N+N-1位，其中Code[N-1:0]表示控制字Code_org控制RCDL_org，Code[2N-2:N]表示控制字Code_HCDL控制HCDL；RCDL_ad1和RCDL...

【专利技术属性】
技术研发人员：阙诗璇，蔡志匡，刘婷婷，许浩博，庞佳军，杨军，
申请(专利权)人：东南大学，
类型：发明
国别省市：