一种逐次逼近寄存器型模数转换器制造技术

本发明专利技术公开了一种逐次逼近寄存器型模数转换器，其包括：采样保持电路，通过一个比2NC小的采样电容及一开关完成对输入信号的采样并保持，并输出采样保持电压至比较器的第一输入端；N位数模转换器，用于将逐次逼近寄存器保存的数字量化结果转化为模拟量，其输出端接比较器的第二输入端；比较器，用于将该N位数模转换器转化后的模拟量与该采样保持电压进行比较，并输出当前对该输入信号的量化结果，将结果写入逐次逼近寄存器；逐次逼近寄存器，用于保存对该输入信号的量化结果，并输出模数转换的最终结果；以及控制逻辑，用于生成整个电路的控制信号，通过本发明专利技术，可以提高ADC的转换速率及降低对信号源输出阻抗的要求。

【技术实现步骤摘要】

本专利技术关于一种模数转换器，特别是涉及一种逐次逼近寄存器型模数转换器。
技术介绍
逐次逼近寄存器(successive approximation register, SAR)型模拟数字转换器(Analog to Digital Converter, ADC)是采样速率低于5Msps (每秒百万次采样)的中等至高分辨率应用的常见结构。SAR ADC的分辨率一般为8位至16位，具有低功耗、小尺寸等特点。这些特点使该类型ADC具有很宽的应用范围，例如便携/电池供电仪表、笔输入量化器、工业控制和数据/信号采集等。图1为目前常见的逐次逼近寄存器型模拟数字转换器的基本结构图。如图1所示，现有技术中的逐次逼近寄存器型模数转换器包括:嵌入采样/保持电路(SH)的数模转换器(SH&DAC)、比较器(CMP)、SAR(逐次逼近寄存器)以及控制逻辑(Control Logic)，模拟输入电压(VIN)输入至嵌入采样/保持电路的数模转换器，SH&DAC输出端接至比较器CMP的负输入端，比较器CMP的正输入端接VREF/2，输出端接SAR，SAR输出模数转换的结果，并接至DAC，控制逻辑用于生成整个模块的控制信号如复位RST、采样保持CKS、DAC电容开关控制信号、比较结果读入SAR的时钟等。图2为图1中嵌入采样/保持电路的SH&DAC及比较器CMP的细部连接结构图。以下配合图2说明现有技术的SAR ADC的工作原理:开始ADC时，控制逻辑首先产生复位信号将开关N-1、开关N-2........开关1、开关O接通至地进行放电；采样时，采样保持信号CKS的高电平接通CKS开关，电容阵列的公共端(电容上端)接至VREF/2，控制逻辑控制开关N-1、开关N-2........开关1、开关O将N个电容的自由端(电容下端)接输入信号VIN，这样在N个电容上形成电压VN = VREF/2-VIN，采样保持信号CKS的低电平断开CKS开关，控制逻辑同时控制开关N-1、开关N-2........开关1、开关O断开，N个电容保持采样时采集的电压VN = VREF/2-VIN ;第一次比较时，控制逻辑控制MSB电容2Ν_ 的自由端接基准电压VREF JfMSB电容2MC的自由端电压提升为VREF，该电压经由MSB电容2MC与所有低位电容串联，在 电容阵列的公共端产生的分压为(2^0/(2Ν_ +2Ν_2ε+...+2C+C+C)*VREF=VREF/2，则电容阵列的公共端(电容上端)电压变为VNl = VREF/2-VIN+VREF/2，此即为比较器反相输入端电压，而比较器同相输入端电压为VP = VREF/2，若VIN> VREF/2，则VNl < VP,比较器输出为“1”，若VIN< VREF/2，则VNl > VP,比较器输出为“0”，SAR寄存器记录该次比较结果为Dn_1;并根据Dim控制开关N-1接通VREF还是接通地GROUND，SDim = “I”则保持开关N-1接通至VREF，否则接通至地GROUND ;第二次比较时，控制逻辑控制次高位电容2N_2C的自由端接基准电压VREF，将次高位电容2N_2C的自由端电压提升为VREF，该电压经由次高位电容2N_2C与所有其它电容的连接，在电容阵列的公共端产生的分压与上一次的比较结果Dim有关。当Dim = I时该次分压为(2Ν_ +2Ν_20/(2ν_10+2ν_20+...+2C+C+C) *VREF = 3*VREF/4 = l*VREF/2+VREF/4 ;当 Dim = 0 时该次分压为(0+2n_2C) / (2ν_10+2ν_20+...+2C+C+C) *VREF = VREF/4 = 0*VREF/2+VREF/4。于是电容阵列的公共端(电容上端)电压可以写成VN2 = VREF/^-VIN+DhWREF/^+VREF/I此即为比较器反相输入端电压，而比较器同相输入端电压为VP = VREF/2，若VIN > DN_1*VREF/2+VREF/4,则VN2 < VP,比较器输出为“1”，若VIN < D^fVREF/^+VREF/l则VN2 > VP,比较器输出为“O”，SAR寄存器记录该次比较结果为Dn_2，并根据Dn_2控制开关N-2接通VREF还是接至地GROUND,若Dn_2 = “ I”则保持开关N-1接通至VREF，否则接通至地GROUND ；由此类推，直至第N次比较得到最低位Dtl的逻辑值，ADC转换结束。然而，现有的这种SAR ADC却存在如下缺点:采样时，所有N+1个电容都连接至输入信号VIN上，其总电容Csum = 2^^+2^ +......+2^+2^+0 = 2NC很大，这要求VIN具有很强的驱动能力，而很多场合输入信号是高阻的，没有多大驱动能力，因此使用现有技术的逐次逼近寄存器(SAR)模数转换器会严重影响模数转换精度及速率。
技术实现思路
为克服上述现有技术的问题，本专利技术的主要目的在于提供一种逐次逼近寄存器型模数转换器，其通过使用一个比现有技术的总电容小得多的采样电容CS，降低对输入信号的驱动能力的要求，使得采样可以在首次估计转换结束前结束，这样可以节约一个时钟周期，从而提高转换速率及降低对信号源输出阻抗的要求。为达上述及其它目的，本专利技术提出一种逐次逼近寄存器型模数转换器，至少包括: 采样保持电路，通过一个比2nC小的采样电容及一开关完成对输入信号的采样并保持，输出采样保持电压至比较器的第一输入端；N位数模转换器，用于将逐次逼近寄存器保存的数字量化结果转化为模拟量，其输出端接比较器的第二输入端；比较器，用于将该N位数模转换器转化后的模拟量与该采样保持电压进行比较，并输出当前对该输入信号的量化结果，将结果写入逐次逼近寄存器；逐次逼近寄存器，用于保存对该输入信号的量化结果，并输出模数转换的最终结果；以及控制逻辑，用于生成整个电路的控制信号。进一步地，该采样电容远小于2nC。进一步地，该采样电容可以小至转换电容阵列的一个单位电容。进一步地，该采样电容为5至10倍的单位电容。进一步地，该采样保持电路接该比较器的同相输入端，该N位数模转换器接该比较器的反相输入端。进一步地，该N位数模转换器包括一个由N个按照二进制加权排列的电容和一个空LSB电容组成的阵列，该N个按照二进制加权排列的电容中的每个电容一端接于该比较器的反相输入端，另一端通过双向控制开关与参考电压或地相接，该空LSB电容一端接于该比较器的反相输入端，另一端接地。与现有技术相比，本专利技术一种逐次逼近寄存器型模数转换器在采样保持电路中使用一个比现有技术总电容(C+C+2C+...+2^C = 2nC)小得多的采样电容CS对输入信号进行采样和保持，提高了模数转换的速率。因为采样电容CS小则采样时间会短很多，小的采样电容CS可以降低对输入信号的驱动能力的要求；因为采样保持电路(SH)和DAC电容处在不同的路径上，采样可以在首次估计转换结束前结束，这样可以节约一个时钟周期，从而提高转换速率及降低对信号源输出阻抗的要求。附图说明图1为目前常见的逐次逼近寄存器型模拟数字转换器的基本结构图；图2为图1中嵌入采样/保持电路的DAC本文档来自技高网...

【技术保护点】
一种逐次逼近寄存器型模数转换器，至少包括：采样保持电路，通过一个比2NC小的采样电容及一开关完成对输入信号的采样并保持，输出采样保持电压至比较器的第一输入端；N位数模转换器，用于将逐次逼近寄存器保存的数字量化结果转化为模拟量，其输出端接比较器的第二输入端；比较器，用于将该N位数模转换器转化后的模拟量与该采样保持电压进行比较，并输出当前对该输入信号的量化结果，将结果写入逐次逼近寄存器；逐次逼近寄存器，用于保存对该输入信号的量化结果，并输出模数转换的最终结果；以及控制逻辑，用于生成整个电路的控制信号。

【技术特征摘要】
1.一种逐次逼近寄存器型模数转换器，至少包括: 采样保持电路，通过一个比2NC小的采样电容及一开关完成对输入信号的采样并保持，输出米样保持电压至比较器的第一输入端； N位数模转换器，用于将逐次逼近寄存器保存的数字量化结果转化为模拟量，其输出端接比较器的第二输入端； 比较器，用于将该N位数模转换器转化后的模拟量与该采样保持电压进行比较，并输出当前对该输入信号的量化结果，将结果写入逐次逼近寄存器； 逐次逼近寄存器，用于保存对该输入信号的量化结果，并输出模数转换的最终结果；以及 控制逻辑，用于生成整个电路的控制信号。2.如权利要求1所述的一种逐次逼近寄存器型模数转换器，其特征在于:该采样电容远小于2nC。3.如权利要求1所述的一种逐次...

【专利技术属性】
技术研发人员：秦义寿，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：