本发明专利技术公开了一种基于集成电路层次化设计的时序后仿真方法，通过调用已完成设计和时序仿真验证的模块A完成设计B，所述设计B为顶层设计或模块A的上一层设计；包括以下步骤：S1.导出设计B中模块A内部输入输出端口路径的延时信息；S2.在模块A的寄存器传输级电路源码设计的输入输出端口处添加所述设计B中模块A内部输入输出端口路径的延时信息；S3.读入设计B的网表和延时反标文件，将网表中的模块A用添加了设计B中模块A内部输入输出端口路径的延时信息的寄存器传输级电路源码设计表征，编译并启动设计B的时序后仿真测试。该方法可以有效地减少时序后仿真的资源占用和仿真时间，从而提高了仿真效率和节约设计成本。
【技术实现步骤摘要】
本专利技术涉及集成电路设计领域，特别是涉及。
技术介绍
随着半导体工艺的进步和集成电路的功能日益复杂，其电路的规模也日益庞大，导致集成电路设计工具所花费的时间越来越长，层次化设计流程应运而生。所谓层次化设计流程是指把设计对象分成多个模块分层次设计，在设计的过程中，需要考虑层次之间的关系，顶层模块和底层模块的关系，层次内部的优化等等。最终，在各个模块达到其各自设计要求的同时，满足顶层的设计要求。层次化设计流程支持把整个设计划分为多个子模块来进行分层次设计，以便将庞大的工作量划分成几个部分同时展开设计，最后再将子模块的设计和顶层联合起来，以节省工具运行和修改所花费的时间。集成电路仿真是集成电路设计流程的一个重要组成部分，是对设计电路系统的一种检测方法，它将设计好的电路通过仿真软件进行实时模拟以验证其逻辑与电路功能正确与否。仿真主要分为功能前仿真和时序后仿真，其中，时序后仿真使用布局布线后器件给出的模块和连线的延时信息，在最坏的情况下对电路的行为做出实际地估价。其与功能前仿真的差别在于为时序后仿真加载到仿真器的设计还包括基于实际布局布线设计的最坏情况的布局布线延时。集成电路仿真，尤其是时序后仿真是集成电路设计流程中主要耗时的过程之一，提高集成电路仿真效率可有效缩短集成电路的设计周期，进一步降低集成电路产品的设计成本并提高产品的竞争力。
技术实现思路
本专利技术的目的是提供，该方法可以有效地减少时序后仿真的资源占用和仿真时间，从而提高了仿真效率和节约设计成本。为了达到上述目的，本专利技术采用如下技术方案:—种基于集成电路层次化设计的时序后仿真方法，通过调用已经完成设计和时序仿真验证的模块A，以完成设计B，所述设计B为顶层设计或模块A的上一层设计；包括以下步骤:S1.导出设计B中模块A内部输入输出端口路径的延时信息；S2.在模块A的寄存器传输级电路源码设计的输入输出端口处添加所述设计B中模块A内部输入输出端口路径的延时信息；S3.读入设计B的网表和延时反标文件，将网表中的模块A用添加了设计B中模块A内部输入输出端口路径的延时信息的寄存器传输级电路源码设计表征，编译并启动设计B的时序后仿真测试。作为一种具体的实施例，所述设计B中模块A内部输入输出端口路径的延时信息包括数据端口的内部延时信息和时钟端口的时钟网络延时信息。作为一种具体的实施例，所述步骤SI的具体包括以下步骤:Sll.写出模块A的约束文件:在进行设计B的时序检查时，特征化模块A，将模块A的约束信息写出，并保存至一个约束文件中；S12.修改所述模块A的约束文件:保留模块A的外围约束中的输入端口的驱动信息、输入输出端口的负载和扇出信息，将外围约束中的输入输出外部延时约束修改为O ;S13.获取并保存数据端口的内部延时信息和时钟端口的时钟网络延时信息:将修改后的约束文件添加到模块A，报出模块A数据端口的时序，得到数据端口的内部延时信息，报出模块A时钟的时序，得到时钟端口的时钟网络延时信息。进一步地，所述获取并保存的数据端口内部延时信息包括数据端口的延时路径的最大延时值和最小延时值。作为一种具体的实施例，所述步骤S2具体为:S21.对应输入端口、输出端口分别定义输入端口线信号、输出端口线信号，并将寄存器传输级电路源码设计中调用到的输入端口信号、输出端口信号替换为相应的输入端口线信号、输出端口线信号；S22.在输入端口与输入端口线信号之间添加相应的输入数据端口的内部延时信息或时钟端口的时钟网络延时信息，在输出端口线信号与输出端口之间添加相应的输出数据端口的内部延时信息或时钟端口的时钟网络延时信息。作为一种具体的实施例，在添加数据端口的内部延时信息时，还包括以下步骤:根据时序后仿真时考虑寄存器建立时间检查或寄存器保持时间检查以及数据端口的路径类型，对添加的数据端口的内部延时信息进行选择和修正。作为一种具体的实施例，在添加时钟端口的时钟网络延时信息时，还包括以下步骤:若时钟网络的延时值大于对应时钟信号的周期的1/2，则将该时钟网络延时值分成多段，级联添加，每段延时值小于时钟信号的周期的1/2，总延时等于时钟网络的延时值。与现有技术相比，本专利技术的有益效果在于:本专利技术基于集成电路层次化设计的时序后仿真方法，通过调用已经完成设计和时序仿真验证的模块A，首先导出设计B中模块A内部输入输出端口路径的延时信息，并将导出的延时信息添加到模块A的寄存器传输级电路源码设计的输入输出端口，得到具有精确端口时序信息的模块A的时序后仿真模型。然后在对设计B进行时序后仿真验证时，将设计B的网表中的模块A用该模型进行替换，大大简化加速设计B的时序后仿真进程，模块A电路结构越复杂，所能节省的时序后仿真资源和时间就越可观。【附图说明】图1是设计B下模块A的外围约束的一种实施例的示意图。图2是本专利技术的基于集成电路层次化设计的时序后仿真方法流程图。图3是图2中步骤S2的具体方法流程图。图4是设计B下模块A的三种数据端口内部延时的一种实施例的示意图。【具体实施方式】下面将结合附图以及具体实施方法来详细说明本专利技术，在本专利技术的示意性实施及说明用来解释本专利技术，但并不作为对本专利技术的限定。此处所称的“一个实施例”或“实施例”是指可包含于本专利技术至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。如图1所示，在集成电路层次化设计流程中，将电路中率先已经完成设计与时序仿真验证的模块预先定义为模块A，在后续流程中，通过调用模块A，以完成设计B，所述设计B预先定义为顶层设计或者模块A的上一层设计。由于模块A已经通过了时序后仿真验证，因此在对设计B进行仿真验证，尤其是时序后仿真时，可以不用再考虑模块A内部的时序问题，仅考虑模块A在设计B中的接口时序即可。接口处连线的延时信息包括设计B中与模块A输入输出端口相连的路径的延时信息和模块A内部输入输出端口路径的延时信息。其中，所述设计B中与模块A输入输出端口相连的路径的延时信息被保存在设计B网表相应的延时反标文件中。所述模块A内部输入输出端口路径的延时信息可以通过电子设计自动化(Electronic design automat1n，缩写:EDA)工具在设计B的时序检查阶段得到。如图2所示，本专利技术，通过调用已经完成设计和时序后仿真验证的模块A，以完成设计B，所述设计B为顶层设计或模块A的上一层设计；包括以下步骤:步骤S1:导出设计B中模块A内部输入输出端口路径的延时信息。步骤S2:在模块A的寄存器传输级电路(Register Transfer Level，缩写:RTL)源码设计的输入输出端口处添加所述设计B中模块A内部输入输出端口路径的延时信息。步骤S3:读入设计B的网表和延时反标文件，将网表中的模块A用添加了设计B中模块A内部输入输出端口路径的延时信息的RTL源码设计表征，编译并启动设计B的时序后仿真测试。本专利技术基于集成电路层次化设计的时序后仿真方法，通过调用已经完成设计和时序仿真验证的模块A，首先导出设计B中模块A内部输入输出端口路径的延时信息，并将导出的延时信息添加到模块A的寄存器传输级电路源码设计的输入输出端口，得到具有精确端口时序信息的模块A的时序后仿真本文档来自技高网...
【技术保护点】
一种基于集成电路层次化设计的时序后仿真方法，通过调用已经完成设计和时序仿真验证的模块A，以完成设计B，所述设计B为顶层设计或模块A的上一层设计；其特征在于：包括以下步骤：S1.导出设计B中模块A内部输入输出端口路径的延时信息；S2.在模块A的寄存器传输级电路源码设计的输入输出端口处添加所述设计B中模块A内部输入输出端口路径的延时信息；S3.读入设计B的网表和延时反标文件，将网表中的模块A用添加了设计B中模块A内部输入输出端口路径的延时信息的寄存器传输级电路源码设计表征，编译并启动设计B的时序后仿真测试。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈弟虎，许伟亮，粟涛，
申请(专利权)人：中山大学，
类型：发明
国别省市：广东;44
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