本发明专利技术公开了一种集成电路图案包含一组材料线，其具有X与Y方向部分。X与Y方向部分具有第一与第二间距，第二间距较大，例如是第一间距的至少3倍大。X方向部分彼此平行，而Y方向部分彼此平行。Y方向部分的末端区域包含主线部分与偏置部分。偏置部分包含偏置元件，其与主线部分隔开并电连接至主线部分。偏置部分界定接触区域以供后续的图案转移步骤使用。一种使用在集成电路工艺期间的多重图案化方法提供接触区域以供后续的图案转移步骤使用。
【技术实现步骤摘要】
本专利技术是关于集成电路图案及其制造，包含多重图案化方法的使用于制造集成电路，通过该技术方案可以促进由此形成的材料线的接达。
技术介绍
集成电路通常用于制作多样化的电子装置，例如存储芯片。对于缩小集成电路的尺寸，存在有一种强大的盼望，以能增加个别元件的密度，且因此提高集成电路的功能性。集成电路上的最小间距(在相同形式的两个邻近构造(例如两个邻近的栅极导体的相同点之间的最小距离)常被使用作为此电路的密度的代表测定。电路密度的增加常受限于可取得的光刻设备的分辨率。一台既定的光刻设备可以产生的特征与空间的最小尺寸是关于其分辨率能力。利用一台既定的光刻设备可以产生的最小特征宽度与最小空间宽度的总和，为此台设备可产生的最小间距。最小特征宽度很多时候大概等于最小空间宽度，所以利用一台既定的光刻设备可产生的最小间距大概等于其可产生的两倍的最小特征宽度。一项将集成电路装置的间距缩小至光刻产生的最小间距以下的方法，为经由两倍或四倍图案化(在此有时以多重图案化表示)的使用。经由此种方法，单一掩模典型地用于构建一连串的平行材料线在衬底上。然后可以使用不同的方法来变换每条平行材料线成为多条平行材料线。各种方法典型地使用一连串的沉积与刻蚀步骤来这样做。不同的方法讨论于Xie, Peng与Smith, Bruce W. ,「关于亚32nm光刻的较高等级的间距分割的分析」，Optical Microlithography XXII,Proc. of SPIE Vol. 7274，72741 Y，c 2009SPIE。讨论于以下例子的一种方法，是使用自对准侧壁间隔层，以为从原始掩模构建的每条材料线，构建出大致是两条或四条平行材料线。
技术实现思路
本专利技术部分基于通过降低间距至亚光刻尺寸所构建的问题的认识。也就是，当在材料线之间的间距可能是亚光刻时，对于接达线的需求(典型是经由例如垂直插塞的接达元件)并无法与亚光刻尺寸完全兼容。用于界定插塞的掩模在尺寸上是光刻的，而掩模的不对准的容限会增加用于接达区域所需的尺寸。集成电路图案的一例子包含一组材料线位于一衬底上，这些材料线界定一图案的多条线，其具有X方向部分及Y方向部分。X方向部分的长度实际上比Y方向部分的长度长。X方向部分具有一第一间距，而Y方向部分具有一第二间距，第二间距大于第一间距。X方向部分彼此平行，而Y方向部分彼此平行。Y方向部分包含末端区域。Y方向部分的末端区域包含主线部分与偏置部分。偏置部分包含偏置元件，其与主线部分隔开，并电连接至主线部分。偏置部分界定接触区域以供后续的图案转移步骤使用。在某些例子中，偏置部分位于末端区域。在某些例子中，第二间距是第一间距的至少3倍大。在某些例子中，这些线是光刻形成的线，而第一间距具有亚光刻尺寸，第二间距具有光刻尺寸。在某些例子中 ，这些线为光刻形成的线，而接触拾起区域具有光刻尺寸。在某些例子中，Y方向部分包含一连续的环路偏置部分，其接触主线部分并位于主线部分的一侦U。在某些例子中，一偏置部分沿着一相关的主线部分设置，并包含大致平行于相关的主线部分延伸及大致垂直于相关的主线部分延伸的元件。在某些例子中，横向移位区域沿着主线部分，至少某些偏置部分位于横向移位区域。在集成电路工艺期间使用的多重图案化方法的一例子提供接触区域以供后续的图案转移步骤使用，且被实现如下。一组并行线图案被选择以作为一组平行第一材料线。此组平行第一材料线形成于一衬底上方，各第一材料线界定一图案，其具有一 X方向部分与一 Y方向部分。第一材料线的X方向部分的长度实际上比第一材料线的Y方向部分的长度长。并行线图案的选择步骤包含选择一第一间距给X方向部分用，且选择一第二间距给Y方向部分用，第二间距大于第一间距，X方向部分彼此平行，与Y方向部分彼此平行。至少两第二材料线形成平行于各第一材料线，以构建第二材料线的平行的X方向部分以及第二材料线的平行的Y方向部分。第二材料线的Y方向部分包含末端区域。第二材料线形成步骤包含形成Y方向部分，其具有主线部分与偏置部分。偏置部分包含偏置元件，其与主线部分，并电连接至主线部分。偏置部分界定接触区域以供后续的图案转移步骤使用。在某些例子中，偏置部分形成于末端区域。在某些例子中，Y方向部分的形成步骤包含；形成一连续的环路偏置部分，其接触主线部分并位于主线部分的一侧。在某些例子中，Y方向部分的形成步骤包含形成一偏置部分，其包含至少一偏置元件从主要部分横向地延伸。在某些例子中，Y方向部分的形成步骤包含形成一偏置部分，其沿着主线部分设置并包含大致平行于主线部分与大致垂直于主线部分延伸的元件。在某些例子中，Y方向部分的形成步骤包含形成横向移位区域沿着主线部分，且至少某些偏置部分位于横向移位区域。 本专利技术的技术方案可以促进由此形成的材料线的接达。为了对本专利技术的上述及其它方面有更清楚的了解，下文特举优选实施例，并配合附图，作详细说明如下附图说明图I至图8以简化形式显示四倍图案化过程的第一例子。图I为从相应塑形的掩模构建在衬底之内的巢状、环状材料线的俯视平面图，这些材料线具有平行的X方向部分及平行的Y方向部分，在X方向部分之间的间距小于在Y方向部分之间的间距。图2显示在图I的材料线的每一侧的间隔层的构建，由此利用后续的间距减少来使密度变成双倍。图3显示在图2的材料线的每一侧的间隔层的构建，由此利用后续的间距减少来使图I的线密度变成四倍。图4显示与图3的构造一起使用的掩模的俯视平面图。图5显示图4的掩模与覆盖Y方向部分的部分的图3的构造的对准。图6显示由建立材料线的末端区域的图4的掩模所覆盖的Y方向部分的部分的移除结果。图7为待与图6的构造使用于构建补充特征的掩模的平面视图。图8显示使用图7的掩模的结果及适当的后续的工艺步骤，例如曝光与刻蚀，用于构建补充特征，特别是于沿着Y方向部分的末端区域的接触焊垫以及位线或字线。图9-图16以简化形式显示类似于图I-图8的工艺的四倍图案化过程的第二例 子，但于其中巢状、环状的材料线以L形区段的形式存在。图17A-图17C图显示多组的巢状、环状的材料线的三个额外例子。图18为显示利用上述参考图1-17所讨论的本专利技术的多重图案化方法而被实现的基本步骤的简化流程图。图19-图32显示使用BESNOS WL四倍图案化的一个例子的制造流程。图33为概要显示在字线区域、接触区域以及周边电路驱动器面积之间的关系的方块图。图34-图36显示在两倍图案化过程中使用I形设计构建Y方向部分的偏置部分，偏置部分包含偏置元件以及将偏置元件连接至主线部分的元件。图37-图39显示类似于图34-图36的工艺但在两倍图案化过程中使用双重I形设计的工艺。图40-图42显示类似于图37-图39的工艺的工艺。图43-图45显示类似于图34-图36的工艺但在两倍图案化过程中使用E形设计的工艺。图46-图48显示类似于图43-图45的工艺的工艺。图49-图51显示类似于图34-图36的工艺但在两倍图案化过程中使用双重F形设计的工艺。图52-图55显示类似于图37-图39的工艺但在四倍图案化过程中使用双重P设计的工艺。主要元件符号说明10 :组12 :第一材料线14 :衬底16 :X方向部分18 :Y方向部分20 :第一间距22:第二间距24 :长度26 :长本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：陈士弘，吕函庭，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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