连续逼近缓存器模拟至数字转换器以及相关控制方法技术

本发明专利技术提供一种控制一连续逼近缓存器模拟至数字转换器的方法。基于该方法，该连续逼近缓存器模拟至数字转换器接收一转换时钟，以及采用该转换时钟的第一边沿来控制该连续逼近缓存器模拟至数字转换器的一第一采样阶段的一结束时间，以及该连续逼近缓存器模拟至数字转换器的一第二采样阶段的一开始时间。本发明专利技术还提供一种连续逼近缓存器模拟至数字转换器。

【技术实现步骤摘要】

本专利技术涉及模拟至数字转换器(analog-to-digital convertor, ADC),特别涉及连续逼近缓存器(successive-approximation-register, SAR)模拟至数字转换器。
技术介绍
一连续逼近缓存器模拟至数字转换器是一种将二进制搜索算法(thebinarysearch algorithm)应用于模拟至数字转换的模拟至数字转换器。该连续逼近缓存器模拟至数字转换器的转换速率通常被外部提供的转换时钟(conversionclock)所控制。在该转换时钟的每个周期，该连续逼近缓存器模拟至数字转换器必须采样一模拟输入，以及从最高有效位(the most significant bit,MSB)到最低有效位(the least significantbit, LSB)逐位的产生一相对应的数字输出。为了正常运行，该连续逼近缓存器模拟至数字转换器可额外需要一快速时钟，该快速时钟的速率高于该转换时钟的速率。可选的，该连续逼近缓存器模拟至数字转换器可额外需要一不平衡时钟(an unbalanced clock),该不平衡时钟具有不平衡的占空比(dutycycle)。例如，该不平衡时钟的频率与该转换时钟的频率相同，但是，该不平衡时钟的占空比可以是20%、25%、或者40%。但是，该不平衡时钟的占空比不能被适当的精确调谐。上述两种额外要求的任一种都增加了该连续逼近缓存器模拟至数字转换器的成本，且使得该连续逼近缓存器模拟至数字转换器难以受欢迎。而且，该不平衡时钟的占空比不能被适当的精确调谐这一事实有时阻止该连续逼近缓存器模拟至数字转换器工作在最佳状态。
技术实现思路
本专利技术实施例提供一种，以解决上述技术问题。本专利技术的一实施例提供一种控制该连续逼近缓存器模拟至数字转换器的方法。该方法包括接收一转换时钟，该转换时钟包括至少一第一边沿，以及根据该转换时钟的其中一第一边沿来控制该连续逼近缓存器模拟至数字转换器的一第一采样阶段的结束时间以及该连续逼近缓存器模拟至数字转换器的一第二采样阶段的开始时间。其中，在一种实施方式中，该转换时钟可以用于控制该连续逼近缓存器模拟至数字转换器的一转换速率。本专利技术的另一实施例提供一种控制该连续逼近缓存器模拟至数字转换器的方法。该方法包括启动该连续逼近缓存器模拟至数字转换器的一第一比较阶段，以及响应于该第一比较阶段的一最后的任务的完成，启动该连续逼近缓存器模拟至数字转换器的一第一采样阶段。本专利技术的再一实施例提供一种控制该连续逼近缓存器模拟至数字转换器的方法。该方法包括响应于一转换时钟的一第一边沿，启动该连续逼近缓存器模拟至数字转换器的一比较阶段；以及在发生该比较阶段的一最后的任务的完成以及该转换时钟的一第二边沿的出现这两个情况时，响应于所述两个情况中在时域上较迟发生的一个情况，启动该连续逼近缓存器模拟至数字转换器的一采样阶段；其中，该第二边沿是在该第一边沿之后。其中，在一种实施方式中，该转换时钟可以用于控制该连续逼近缓存器模拟至数字转换器的一转换速率。本专利技术的又一实施例提供一种连续逼近缓存器模拟至数字转换器。该连续逼近缓存器模拟至数字转换器包括一采样以及比较模块，以及一时钟产生器。该采样以及比较模块用于通过逐次逼近将一模拟输入转换成一数字输出。该时钟产生器与该采样以及比较模块耦接，且用于根据一转换时钟的一第一边沿来控制采样以及比较模块的第一采样阶段的结束时间，以及控制该米样以及比较模块的一第二米样阶段的一开始时间，其中，在一种实施方式中，该转换时钟控制该连续逼近缓存器模拟至数字转换器的一转换速率。本专利技术的一第五实施例提供一种连续逼近缓存器模拟至数字转换器。该连续逼近缓存器模拟至数字转换器包括一采样以及比较模块，以及一时钟产生器。该采样以及比较模块用于通过逐次逼近将一模拟输入转换成一数字输出。该时钟产生器与该采样以及比较模块耦接，且用于响应于一转换时钟的一第一边沿，启动该采样以及比较模块的一比较阶段；以及用于当发生该比较阶段的一最后的任务的完成以及该转换时钟的一第二边沿的出现这两个情况时，响应于所述两种情况中在时域上较迟发生的一个情况，而启动该连续逼近缓存器模拟至数字转换器的一采样阶段；其中，该第二边沿在该第一边沿之后。在一种实施方式中，该转换时钟控制该连续逼近缓存器模拟至数字转换器的一转换速率。本专利技术上述实施例提供的，能够控制该连续逼近缓存器模拟至数字转换器的采样阶段以及比较阶段所占用的时间，且不增加连续逼近缓存器模拟至数字转换器的成本。附图说明图1为本专利技术一实施例提供的一连续逼近缓存器模拟至数字转换器的一简化的框图；图2为图1中时钟产生器所执行的一示例性流程的一简化流程图；图3为图2中的该时钟产生器的一示例性逻辑电路的一简化框图；图4以及图5为说明执行图2中该流程中的连续逼近缓存器模拟至数字转换器的操作的时序图；图6为图1的该时钟产生器所执行的另一示例性流程的一简化流程图；图7为执行图6中的该时钟产生器的一示例性逻辑电路的一简化框图；以及图8以及图9为说明执行图6中该流程的连续逼近缓存器模拟至数字转换器的操作的时序图。具体实施例方式为使本专利技术之上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。图1是本专利技术一实施例提供的一连续逼近缓存器模拟至数字转换器(SARADC) 100的一简化框图。为了将一模拟输入Vin转换成数字输出Dout，该连续逼近缓存器模拟至数字转换器100包括一开关(switch) 100、一电容阵列(capacitor array) 120、一比较器(comparator) 130、一连续逼近缓存器逻辑(SAR logic) 140、以及一时钟产生器150。该5个组成部件中的前4个共同作为采样以及比较模块105。除了接收模拟输入Vin，该连续逼近缓存器模拟至数字转换器100也接收一转换时钟Fs，该转换时钟Fs控制该连续逼近缓存器模拟至数字转换器100的转换速率。在转换时钟Fs的每一周期中，该连续逼近缓存器模拟至数字转换器100包括有一采样阶段以及一比较阶段。在每一采样阶段，该开关110以及电容阵列120采样和保持模拟输入Vin —次，并且提供一经采样的电压Vs到该比较器130。在每一比较阶段，基于电容阵列120以及比较器130的辅助，该连续逼近缓存器逻辑140从最高有效位到最低有效位，逐位的产生该数字输出Dout的数字值。该时钟产生器150产生一采样时钟Clks，以控制该连续逼近缓存器模拟至数字转换器100的采样阶段和比较阶段的切换时间。除了采样时钟Clks，时钟产生器150也产生一比较控制信号Clkc，以控制该连续逼近缓存器模拟至数字转换器100在比较阶段的操作。在时钟产生器150的控制下，采样时钟Clks的占空比是可变的，并且能自适应的以及自动的精确调谐，以帮助该连续逼近缓存器100工作在最佳状态。除了基于模拟输入Vin来提供该经采样的电压Vs，电容阵列120也作为一数字至模拟转换器(DAC)，无论该数字输出Dout是否完成，该电容阵列120转换该数字输出Dout为一参考电压Vr。比较器130每次比较该经采样的电压Ns和该参考电压Vr时，该连续逼近缓存器逻辑140能为该数字输出Dout的数字本文档来自技高网...

【技术保护点】
一种控制一连续逼近缓存器模拟至数字转换器的方法，该方法包括：接收一转换时钟，该转换时钟包括至少一第一边沿；以及根据该转换时钟的其中一第一边沿，控制该连续逼近缓存器模拟至数字转换器的一第一采样阶段的一结束时间，以及控制该连续逼近缓存器模拟至数字转换器的一第二采样阶段的一开始时间。

【技术特征摘要】
2011.10.25 US 61/551,027;2012.06.11 US 13/493,9991.一种控制一连续逼近缓存器模拟至数字转换器的方法，该方法包括: 接收一转换时钟，该转换时钟包括至少一第一边沿；以及 根据该转换时钟的其中一第一边沿，控制该连续逼近缓存器模拟至数字转换器的一第一采样阶段的一结束时间，以及控制该连续逼近缓存器模拟至数字转换器的一第二采样阶段的一开始时间。2.如权利要求1所述的该控制一连续逼近缓存器模拟至数字转换器的方法，其特征在于，根据该转换时钟的第一边沿控制该第一采样阶段的该结束时间以及该第二采样阶段的该开始时间的步骤包括: 响应于该第一边沿，结束该第一采样阶段以及启动该连续逼近缓存器模拟至数字转换器的一第一比较阶段；以及 响应于该第一比较阶段的一最后的任务的完成，启动该第二采样阶段。3.如权利要求2所述的该控制一连续逼近缓存器模拟至数字转换器的方法，其特征在于，该第一比较阶段的该最后的任务包括一最低有效位的产生。4.如权利要求2所述的该控制一连续逼近缓存器模拟至数字转换器的方法，其特征在于，该第二采样阶段的该开始时间与该转换时钟的一第二边沿的出现时间不相关，以及该第二边沿在该转换时钟的第一边沿之后。5.如权利要求4所述的该控制一连续逼近缓存器模拟至数字转换器的方法，其特征在于，该第一边沿是该转换时钟的一上升沿以及一下降沿中的一个，以及该第二边沿是该转换时钟的该上升沿以及该下降沿中的另一个。6.如权利要求1所述的该控制一连续逼近缓存器模拟至数字转换器的方法，进一步包括: 响应于该采样时钟的另一第一边沿，启动该连续逼近缓存器模拟至数字转换器的一第二比较阶段；以及 当发生该第二比较阶段的一最后的任务的完成与该转换时钟的另一第二边沿的出现这两个情况时，响应于所述两个情况中在时域上较迟发生的一个，启动该连续逼近缓存器模拟至数字转换器的一第三采样阶段；其中，该另一第二边沿在另一第一边沿之后。7.—种控制连续逼近缓存器模拟至数字转换器的方法，该方法包括: 启动该连续逼近缓存器模拟至数字转换器的一第一比较阶段；以及 响应于该第一比较阶段的一最后的任务的完成，启动该连续逼近缓存器模拟至数字转换器的一第一米样阶段。8.如权利要求7所述的该控制一连续逼近缓存器模拟至数字转换器的方法，其特征在于，启动该第一比较阶段的步骤包括:响应于一转换时钟的一第一边沿，启动该第一比较阶段。9.如权利要求8所述的该控制一连续逼近缓存器模拟至数字转换器的方法，其特征在于，该第一采样阶段的一开始时间与该转换时钟的一第二边沿的一出现时间不相关，该第二边沿是在该转换时钟的该第一边沿之后。10.如权利要求9所述的该控制一连续逼近缓存器模拟至数字转换器的方法，其特征在于，该第一边沿是该转换 时钟的一上升沿以及一下降沿中一者，以及该第二边沿是该转换时钟的该上升沿以及该下降沿中另一者。11.如权利要求9所述的该控制一连续逼近缓存器模拟至数字转换...

【专利技术属性】
技术研发人员：蔡仁哲，吕昭信，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：