具有单多晶硅层存储器单元的非易失性存储器器件制造技术

一种非易失性存储器器件，包括：本体(12)，至少容纳第一半导体阱(14)和第二半导体阱(15)；绝缘结构(27)；以及至少一个非易失性存储器单元(2，2’)。该单元(2，2’)包括：在第一阱(14)中的至少一个第一控制区域(16)；在第二阱(15)中的传导区域(18-20)；以及浮置栅极区域(23)，其在第一阱(14)和第二阱(15)的一部分之上延伸，电容性地耦合到第一控制区域(16)并且与传导区域(18-20)一起形成浮置栅极存储器晶体管(30)。绝缘结构(27)包括：第一绝缘区域(28)，其将浮置栅极区域(23)与第一控制区域(16)以及与传导区域(18-20)分开，并且具有第一厚度(D1)；以及第二绝缘区域(29)，其将浮置栅极区域(23)与第一控制区域(16)外部的第一阱(14)分开，并且具有大于第一厚度(D1)的第二厚度(D2)。

【技术实现步骤摘要】
具有单多晶硅层存储器单元的非易失性存储器器件
本专利技术涉及具有单多晶硅层存储器单元的非易失性存储器器件。
技术介绍
如已知的，许多集成电子器件需要一定量的非易失性存储器。通常，非易失性存储器在芯片外部的独立存储体(autonomous bank)或者卡中可用，在该芯片中集成器件的控制和处理功能。然而，在许多情况下，处理单元必须设置有在相同芯片中集成的嵌入式非易失性存储器。然而，常规的独立非易失性存储器单元的结构导致在CMOS制造工艺中的有问题的集成，该CMOS制造工艺被广泛地利用以用于生产处理和控制部件。具体而言，浮置栅极单元相对于CMOS工艺流程通常需要附加的多晶硅层。更大数量的加工步骤和掩膜意味着不合理的成本增加，尤其如果考虑到集成的非易失性存储器的所需量通常不太大。因此，已经开发具有不同架构的非易失性存储器单元，其中所有其它集成晶体管的浮置栅极和栅极区域由单个多晶硅层制成。以此方式，避免了附加的步骤和掩膜，并且CMOS工艺流程中的集成更加方便。大多通用的方案由成本高效的非易失性存储器单元代表，每个成本高效的非易失性存储器单元使用第一选择MOS晶体管，用于编程、擦除和读操作的第二 MOS晶体管，以及用于将浮置栅极与区域或者控制线电容性耦合的第三MOS晶体管。通过热电子入射执行对成本高效单元的编程，而擦除利用Fowler-Nordheim效应。这些类型的存储器单元有助于编程速度，但是使电流消耗(其相当高)和占据面积不利。此外，擦除编程周期的最大数值相当受限并且与独立非易失性存储器的实例单元(case cell)相比低得多。Fowler-Nordheim存储器单兀利用Fowler-Nordheim效应以用于编程以及用于擦除。不依靠热电子入射的事实实现在编程期间与成本高效单元相比减少消耗水平。Fowler-Nordheim单元实现在编程期间将达到更高水平的并行性，并且从最大数量的编程和擦除周期这一点而言更加稳健。然而，占据的面积仍然相当高并且与利用热电子入射的成本高效单元无显著差别。为了克服这一问题，已经提出修改的Fowler-Nordheim存储器单元,然而,在该Fowler-Nordheim存储器单元中，所占据的面积的减少是以编程和擦除周期中的稳健性为代价的。
技术实现思路
本专利技术的目的是提供一种不受上述限制并且具体而言实现在编程和擦除中的高稳健性和低占据面积的组合的非易失性存储器器件。根据本专利技术，提供如权利要求1中所限定的存储器器件。【附图说明】为了更好地理解本专利技术，现在将参考附图仅借由非限制性示例描述本专利技术的实施例，其中:图1示出根据本专利技术的一个实施例的非易失性存储器器件的框图；图2是并入在图1的器件中的存储器阵列的一部分的俯视图；图3是沿着图2的线II1-1II截取的穿过图2的非易失性存储器阵列的第一截面；图4是沿着图2的线IV-1V截取的穿过图2的非易失性存储器阵列的第二截面；图5是沿着图2的线V-V截取的穿过图2的非易失性存储器阵列的第三截面；图6是沿着图2的线V1-VI截取的穿过图2的非易失性存储器阵列的第四截面；图7是沿着图2的线VI1-VII截取的穿过图2的非易失性存储器阵列的第五截面；图8示出图3的视图的放大细节；图9示出图4的视图的放大细节；图10示出在图2的存储器阵列中并入的非易失性存储器单元的简化电气图；图1la示出在第一操作条件下图2的阵列的存储器单元的第一截面；图1lb示出在第一操作条件下图1la的存储器单元的第二截面；图1lc示出在第一操作条件下图1la的存储器单元的第三截面；图1ld示出在第一操作条件下图2的阵列的另一存储器单元的第一截面；图1le示出在第一操作条件下图1ld的存储器单元的第二截面；图1lf示出在第一操作条件下图1ld的存储器单元的第三截面；图12是表示在第一操作条件下图1la至图1lc的存储器单元的简化电气图；图13a示出示出在第二操作条件下图2的阵列的存储器单元的第一截面；图13b示出在第二操作条件下图13a的存储器单元的第二截面；图13c示出在第二操作条件下图13a的存储器单元的第三截面；图13d示出在第二操作条件下图2的阵列的另一存储器单元的第一截面；图13e示出在第二操作条件下图13d的存储器单元的第二截面；图13f示出在第二操作条件下图13d的存储器单元的第三截面；图14是表示在第二操作条件下图13a至图13c的存储器单元的简化电气图；图15a示出示出在第三操作条件下图2的阵列的存储器单元的第一截面；图15b示出在第三操作条件下图15a的存储器单元的第二截面；图15c示出在第三操作条件下图15a的存储器单元的第三截面；图15d示出在第三操作条件下图2的阵列的另一存储器单元的第一截面；图15e示出在第三操作条件下图15d的存储器单元的第二截面；以及图15f示出在第三操作条件下图15d的存储器单元的第三截面。【具体实施方式】参照图1，具有单个多晶硅层的非易失性存储器器件由数字I标出并且包括按行和列(例如128-512行和512-1024列)组织的多个存储器单元2以便形成阵列3。存储器单元2基于浮置栅极MOS晶体管，浮置栅极MOS晶体管的阈值电压由在相应浮置栅极中存储的电荷量确定。可以单独读、擦除以及编程每个存储器单元2以用于存储对应于一个或者多个位的逻辑值。具体而言，在每个存储器单元2的浮置栅极上可以存储2Nf电荷级(level)，指示N位信息。在下文中，为了简化，将参考双级(two-level) —位存储器单元，就其本身而言并不暗示任何限制。按照惯例，逻辑值“O”存储在经编程以便具有第一(高)阈值的存储器单元2中；并且逻辑值“I”存储在经擦除以便具有比第一阈值低的第二(低)阈值的存储器单元2中。存储器器件I包括地址缓冲器5、行译码器6、列译码器7、读/写单元8、以及输入/输出缓冲器9(在下文中，术语“写”将用来无差别地指示存储器单元2的编程和擦除操作)。地址缓冲器5接收在阵列3的页面中所选择的基本存储单元地址2。分别向行译码器6和列译码器7供应地址的行部分和列部分，行译码器6和列译码器7选择阵列3的对应行和对应列。读/写单元8控制行译码器6和列译码器7并且设置有用于存储器单元2的读、擦除、以及编程操作所需的部件(诸如配备有电荷泵的电源管理模块、读出放大器(senseamplifier)、比较器、参考单元(reference cell)、信号发生器)。读/写单元8稱合到输入/输出缓冲器9，用于接收将要写入阵列3中的字以及在外部供应从阵列3读出的字图2至图5示出容纳存储器器件I的半导体芯片10的一部分。更具体而言，图2至图5示出包含通用存储器单元2的阵列3的一部分。存储器器件I容纳在半导体芯片10中，半导体芯片10包括单晶半导体层，在此衬底12具有第一类型的传导性；具体而言，在描述的示例中，衬底12是P型。衬底12容纳具有与第一类型的传导性相反的第二类型的传导性(在该示例中，为N型)的N阱13。此外，衬底10设置有由传导性金属焊盘限定的衬底端子Tsub，衬底端子Tsub布置在N阱13的外部。在一个实施例中，N阱13容纳整个阵列3。备选地，存储器器件可以包括多个N阱，每个N阱容纳非易失性存储器阵列的相应区段(sector)或者相本文档来自技高网...

【技术保护点】
一种非易失性存储器器件，包括：本体(12)，容纳半导体材料的至少第一阱(14)和至少第二阱(15)；绝缘结构(27)；以及至少非易失性存储器单元(2，2’)；其中所述存储器单元(2，2’)包括：容纳在所述第一阱(14)中的至少第一控制区域(16)；容纳在所述第二阱(15)中的传导区域(18?20)；以及浮置栅极区域(23)，其在所述第一阱(14)的一部分和所述第二阱(15)的一部分上延伸，电容性地耦合到所述第一控制区域(16)并且与所述传导区域(18?20)一起形成浮置栅极存储器晶体管(30)；并且其中所述绝缘结构(27)包括：第一绝缘区域(28)，将所述浮置栅极区域(23)与所述第一控制区域(16)以及与所述传导区域(18?20)分开，并且具有第一厚度(D1)；以及第二绝缘区域(29)，将所述浮置栅极区域(23)与所述第一控制区域(16)外部的所述第一阱(14)分开，并且具有大于所述第一厚度(D1)的第二厚度(D2)。

【技术特征摘要】
2012.06.25 IT TO2012A0005591.一种非易失性存储器器件，包括: 本体(12)，容纳半导体材料的至少第一阱(14)和至少第二阱(15)； 绝缘结构(27);以及 至少非易失性存储器单元(2，2’ )； 其中所述存储器单元(2，2’ )包括: 容纳在所述第一阱(14)中的至少第一控制区域(16)； 容纳在所述第二阱(15)中的传导区域(18-20);以及 浮置栅极区域(23)，其在所述第一阱(14)的一部分和所述第二阱(15)的一部分上延伸，电容性地耦合到所述第一控制区域(16)并且与所述传导区域(18-20) —起形成浮置栅极存储器晶体管(30)； 并且其中所述绝缘结构(27)包括: 第一绝缘区域(28)，将所述浮置栅极区域(23)与所述第一控制区域(16)以及与所述传导区域(18-20)分开，并且具有第一厚度(Dl);以及 第二绝缘区域(29)，将所述浮置栅极区域(23)与所述第一控制区域(16)外部的所述第一阱(14)分开，并且具有大于所述第一厚度(Dl)的第二厚度(D2)。2.根据权利要求1所述的器件，包括: 半导体材料的第三阱(13)，形成在所述本体(12)中并且容纳所述第一阱(14)和所述第二阱(15);以及 第二控制区域(17)，容纳在所述第一阱(14)和所述第二阱(15)之间的所述第三阱(13)中； 其中所述第一绝缘区域(28)将所述浮置栅极区域(23)与所述第二控制区域(17)分开，并且所述第二绝缘区域(29)将所述浮置栅极区域(23)与所述第二控制区域(17)外部的所述第三阱(15)分开。3.根据权利要求2所述的存储器器件，其中所述第一绝缘区域(28)包括栅极绝缘区域，所述栅极绝缘区域将所述浮置栅极区域(23)与所述第一控制区域(16)以及与所述第二控制区域(17)分开。4.根据权利要求3所述的存储器器件，其中所述存储器单元(2，2’)包括在所述传导区域(18-20)之间的所述第二阱(15)中的沟道区域(30a)，并且所述第一绝缘区域(28)包括在所述浮置栅极区域(23)与所述沟道区域(30a)之间的另一栅极绝缘区域。5.根据权利要求2至4中任一项所述的存储器器件，其中所述第二绝缘区域(29)包括场绝缘区域，所述绝缘场区域从所述第一绝缘区域(28)突出，并且其中在所述存储器单元(2)中所述浮置栅极区域(23)是非平面的。6.根据权利要求5所述的存储器器件，其中所述浮置栅极区域(23)在所述第一绝缘区域(28)上、在所述第二绝缘区域(29)上以及在所述第一绝缘区域(28)与所述第二绝缘区域(29)之间的过度区域上一致地延伸。7.根据权利要求2至6中任一项所述的存储器器件，其中所述浮置栅极区域(23)与所述第一控制区域(16)和所述第二控制区域(17)邻近并且部分重叠。8.根据权利要求2至7中任一项所述的存储器器件，其中所述第一控制区域(16)和所述第二控制区域(17)分别沿所述浮置栅极区域(23)在所述第一阱(14)中的单侧以及沿所述浮置栅极区域(23)在所述第三阱(13)中的单侧电容性地耦合到所述浮置栅极区域(23)。9.根据权利要求2至8中任一项所述的存储器器件，其中所述浮置栅极区域(23)从所述第一阱(14)以及从所述第一控制区域(16)和第二控制区域(17)外部的所述第三阱(13)基本解耦。10.根据权利要求2至9中任一项所述的存储器器件，其中所述第一阱(14)和所述第二阱(15)具有第一类型的传导性，并且所述第三阱(13)具有与所述第一类型的传导性相反的第二类型的传导性。11.根据权利要求10所述的存储器器件，其中所述第一控制区域(16)具有第二类型的传导...

【专利技术属性】
技术研发人员：F·托里切利，L·科拉朗奥，A·里奇利，Z·科瓦克斯瓦杰纳，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：