半导体器件及其制造方法技术

本发明专利技术公开了一种半导体存储器件。在半导体存储器件中，在衬底的第一区和第二区中层叠有多个控制栅。在衬底的第二区的一部分中层叠有多个层间绝缘层。每个层间绝缘层被形成在与控制栅中的相应一个控制栅相同的水平处。多个子控制栅层叠在衬底的第一和第二区中并且插入在控制栅与层间绝缘层之间。公共节点穿通层间绝缘层和子控制栅。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求在2012年6月18日提交的韩国专利申请N0.10-2012-0064953的优先权,其全部内容通过引用合并于此。
本公开涉及。
技术介绍
即使在没有电能供应的情况下非易失性存储器件也保留数据。其中存储器单元以单层制造在硅衬底之上的二维存储器件在提高它们的集成度方面将达到物理极限。因此，已经提出了存储器单元沿垂直方向层叠在硅衬底之上的三维(3D)非易失性存储器件。3D非易失性存储器件包括沿着从衬底突出的沟道层顺序层叠的下选择晶体管、存储器单元和上选择晶体管。然而，专利技术人已经注意到在前述结构中，在垂直方向上相邻的存储器单元相互干扰，降低了存储器件的性能。
技术实现思路
在根据本专利技术的至少一个实施例的半导体存储器件中，在衬底的第一区和第二区中层叠有多个控制栅。在衬底的第二区的一部分中层叠有多个层间绝缘层。每个层间绝缘层被形成在与控制栅中的相应一个控制栅相同的水平处。多个子控制栅层叠在衬底的第一和第二区中并且插入在控制栅与层间绝缘层之间。公共节点穿通层间绝缘层和子控制栅。在根据本专利技术的至少一个实施例的半导体存储器件的制造方法中，在限定有第一区和第二区的衬底上交替形成第一导电层和牺牲层。形成穿通第一导电层和牺牲层的缝隙。刻蚀经由缝隙暴露出来的牺牲层，使得第二区的牺牲层部分地保留。在已经刻蚀了牺牲层的第一凹陷区中形成第二导电层。形成穿通保留在第二区的牺牲层和第一导电层的公共节点。【附图说明】图1A至4C是说明根据本专利技术的至少一个实施例的半导体器件的制造方法的图；图5是根据本专利技术的至少一个实施例的半导体器件的截面图；图6是示出根据本专利技术的至少一个实施例的存储系统的配置的框图；以及图7是示出根据本专利技术的至少一个实施例的计算系统的配置的框图。【具体实施方式】在下文中，将参照附图详细描述本公开的各种实施例。提供这些附图以使本领域技术人员能实现和使用本专利技术的实施例。图1A至4C是说明根据本专利技术的至少一个实施例的半导体器件的制造方法的图。图1A至4A是布局(平面)图，以及图1B至4B是分别沿着图1A至4A的线1_1’截取的截面图。图1C至4C是分别沿着图1A至4A的线11-11’截取的截面图。在这些附图中，出于说明的目的，没有示出选择晶体管并且示意性示出形成存储器单元的区域。此外，在图1A至4A的布局图中，描绘了主要层，而一些层没有描绘。如图1A至IC所示，在包括第一区和第二区的衬底(未示出)上交替形成第一导电层12和牺牲层11。尽管未示出，可以在衬底上形成包括源极区、下选择晶体管和管道晶体管的给定的下结构。在这个实例中，在下结构上形成第一导电层12和牺牲层11，在所述下结构与第一导电层12和牺牲层11之间插入有层间绝缘层。这里，衬底包括第一区和第二区。第一区是要形成存储器单元的区域，第二区B是不形成存储器单元的区域。在一些实施例中，将第二区阶梯式图案化，以便将接触插塞连接至层叠的导电层。出于说明的目的，第一区称为存储器单元区A，第二区称为接触区B。接触区B可以形成在存储器单元区A的一侧或者可以形成在存储器单元区A的一个以上的侧。例如，存储器单元区A可以位于接触区B之间。在存储器单元区A和接触区B上形成第一导电层12和牺牲层11。用于形成子控制栅的第一导电层12可以由导电层，例如掺杂杂质的多晶硅层形成。也称为层间绝缘层且用于形成控制栅的牺牲层11可以包括氧化物层或氮化物层。第一导电层12和牺牲层11可以形成为具有相同厚度或者不同厚度。例如，考虑到在后续工艺中去除牺牲层11之后要形成的第二电荷阻挡层的厚度，可以将牺牲层11形成为比第一导电层12厚。随后，如在图1A中最清楚看到的，刻蚀第一导电层12和牺牲层11以形成位于存储器单元区A中的沟道孔H。随后，将在沟道孔H的内壁上暴露出的牺牲层11的部分刻蚀以形成第一凹陷区。随后，沿着第一凹陷区的内表面形成第一电荷阻挡层13。在一个或更多个实施例中，第一电荷阻挡层13由包括但不限于氧化物层和高k电介质的一种或更多种材料制成。随后，在还没有被第一电荷阻挡层13填满的第一凹陷区的部分内形成电荷储存层14。随后，在沟道孔H的内壁表面上形成隧道绝缘层15。这里，电荷储存层14可以包括多晶硅层、氮化物层和含有纳米点的层中的至少一种。例如，电荷储存层14可以是由多晶硅层形成的浮栅。在一个或更多个实施例中，隧道绝缘层15由包括但不限于氧化物层的一种或更多种材料制成。随后，在隧道绝缘层15上形成沟道层16。这里，沟道层16可以形成为完全填满沟道孔H或可以形成为具有开放的中心区域。沟道层16的开放的中心区域被填充有绝缘层，例如氧化物层。在一个或更多个实施例中，沟道层16由包括但不限于多晶硅层的一种或更多种材料制成。因此，形成层叠在存储器单元区A中的存储器单元。随后,执行窄化工艺(slimming process)以便以阶梯式图案的方式使形成在接触区B中的牺牲层11和第一导电层12图案化。例如，在第一导电层12和牺牲层11上形成光致抗蚀剂图案以覆盖存储器单元区A和接触区B直至例如图1A中的线101。随后，通过第一刻蚀工艺刻蚀被光致抗蚀剂图案暴露出的最高的一对第一导电层12和牺牲层11，所述第一刻蚀工艺在图1B最清楚所示的第二高的牺牲层11处停止，以形成台阶。随后，将光致抗蚀剂图案减小至图1A中的线102，通过第二刻蚀工艺刻蚀被所述减小的光致抗蚀剂图案暴露出的第二高的一对第一导电层12和牺牲层11，所述第二刻蚀工艺在图1B中最清楚所示的第三高的牺牲层11处停止。这里，已经由第一刻蚀工艺刻蚀的最高的一对第一导电层12和牺牲层11在第二刻蚀工艺中也被刻蚀，以致可以降低其台阶水平。以这种方式，重复执行减小光致抗蚀剂图案的工艺和第二刻蚀工艺，使得在接触区B中的第一导电层12和牺牲层11被阶梯式图案化。这里，执行窄化工艺，使得每对第一导电层12和牺牲层11形成单个的层级。而且，每个层级由上面的牺牲层11和下面的第一导电层12组成，从每个层级的上表面暴露出牺牲层11。因此，由于从每个层级的上表面暴露出牺牲层11，因此可以容易地将后续步骤中所形成的控制栅和接触插塞耦接。在至少一个实施例中，在形成存储器单元之后执行窄化工艺。在至少一个实施例中，在窄化工艺之后形成存储器单元。在至少一个实施例中，在形成存储器单元时执行窄化工艺中的一个或更多个步骤，或者反之亦然。如在图2A至2C所示，在执行了窄化工艺和形成了存储器单元的所得结构的整体上形成层间绝缘层17。为了简便，在图2A、3A和4A中没有示出层间绝缘层17。层间绝缘层17由包括但不限于氧化物层的一种或更多种材料制成。随后，刻蚀层间绝缘层17、第一导电层12和牺牲层11以形成缝隙SLl和SL2。缝隙SLl和SL2包括形成在每个存储块MB内的沟道孔H之间的第一缝隙SLl和形成在相邻存储块MB之间的边界处的第二缝隙SL2。每个缝隙SLl和SL2具有足够深的深度来暴露出所有的牺牲层11。同样，所有的缝隙SLl和SL2可以同时形成，或者一些缝隙SLl和SL2可以首先形成。例如，绝缘层可以填充首先形成的缝隙SLl和/或SL2，随后，其次可以形成其余的缝隙SLl和/或SL2。在图2A中，示出在存储器单元区A中形成第一缝隙SL1。然而，第一本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：多个控制栅，所述多个控制栅层叠在衬底的第一区和第二区中；多个层间绝缘层，所述多个层间绝缘层被层叠在所述衬底的所述第二区的一部分中，每个层间绝缘层被形成在与所述控制栅中的相应一个控制栅相同的水平处；多个子控制栅，所述多个子控制栅层叠在所述衬底的第一区和第二区中并且插入在所述控制栅与所述层间绝缘层之间；以及公共节点，所述公共节点穿通所述层间绝缘层和所述子控制栅。

【技术特征摘要】
2012.06.18 KR 10-2012-00649531.一种半导体存储器件，包括: 多个控制栅，所述多个控制栅层叠在衬底的第一区和第二区中； 多个层间绝缘层，所述多个层间绝缘层被层叠在所述衬底的所述第二区的一部分中，每个层间绝缘层被形成在与所述控制栅中的相应一个控制栅相同的水平处； 多个子控制栅，所述多个子控制栅层叠在所述衬底的第一区和第二区中并且插入在所述控制栅与所述层间绝缘层之间；以及 公共节点，所述公共节点穿通所述层间绝缘层和所述子控制栅。2.如权利要求1所述的半导体存储器件，还包括: 沟道层，所述沟道层位于所述衬底的所述第一区中并且穿通所述控制栅；以及 电荷储存层，所述电荷储存层围绕所述沟道层并插入在所述沟道层与所述控制栅之间。3.如权利要求1所述的半导体存储器件，其中，形成在所述第二区中的所述子控制栅和所述控制栅被阶梯式图案化。4.如权利要求3所述的半导体存储器件，还包括: 在所述第二区中分别与所述阶梯式图案化的控制栅耦接的接触插塞。5.如权利要求1所述的半导体存储器件，还包括: 形成在所述控制栅之下的至少`一个下选择栅；和 形成在所述控制栅之上的至少一个上选择栅。6.如权利要求5所述的半导体存储器件，其中，与所述下选择栅或所述上选择栅相邻的控制栅中的至少一个属于虚设单元。7.如权利要求1所述的半导体存储器件，其中，所述公共节点被配置成在编程、读取或擦除操作期间施加公共电压至所述子控制栅。8.如权利要求1所述的半导体存储器件，其中，所述公共节点位于所述第二区中。9.如权利要求1所述的半导体存储器件，其中，所述子控制栅与所述控制栅电绝缘。10.如权利要求1所述的半导体存储器件，还包括: 存储器单元，所述存储器单元层叠在所述第一区中并且对应于所述控制栅， 其中所述第二区没有存储器单元。11.如权利要求10的半导体存储器件，还包括: 在所述第一...

【专利技术属性】
技术研发人员：安泳洙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：