半导体装置的制造方法及半导体装置制造方法及图纸

本发明专利技术涉及一种半导体装置的制造方法及半导体装置。本发明专利技术提供一种多个半导体元件分别具有所期望的特性且可靠性高的半导体装置、以及可容易地制造该半导体装置的半导体装置的制造方法。在栅极绝缘膜6的上表面上，遍及整个表面形成厚度为3～30nm的栅电极用金属膜M。接着，在栅电极用金属膜M的上表面中仅属于nFET区域Rn内的部分上，遍及整个表面形成与栅电极用金属膜M为不同种材料、且厚度为10nm以下的n侧盖层8A。其后进行热处理，使n侧盖层8A向其正下方的栅电极用金属膜M内扩散并反应，从而在nFET区域Rn内形成n侧栅电极用金属膜MA。此后，堆积多晶Si层，并实施栅电极加工。

【技术实现步骤摘要】
半导体装置的制造方法及半导体装置分案申请的相关信息本案是分案申请。该分案的母案是中国申请日为2009年2月25日、申请号为200910009597.5、专利技术名称为“半导体装置的制造方法及半导体装置”的专利技术专利申请案。
本专利技术涉及一种半导体装置及其制造方法，更详细而言，涉及一种具有多种栅电极构造的半导体装置及其制造方法。
技术介绍
在45 内米节点之后的 CMOS (Complementary Metal-Oxide-Semiconductor,互补金属氧化物半导体)器件中，代替将栅电极设为poly-S1、将栅极绝缘膜设为SiON的构造，而开始了将栅极绝缘膜设为高介电常数的绝缘膜(以下称为“high-k膜”)的栅极叠层构造的应用。其理由是，与SiO2膜等相比，high-k膜即便物理膜厚较厚，但在进行电性动作时仍可以作为膜厚较薄的膜而发挥功能，即，具有实效的膜厚薄的性质，因此可以有助于抑制栅极漏电流。在这样的poly-Si / high_k膜构造中，存在以下问题:在费米能级钉扎(FermiLevel Pinning)这一现象的影响下，特别是与 pMOSFET(p-Metal-Oxide-SemiconductorField Effect Transistor,p金属氧化物半导体场效应晶体管)相关而导致器件动作时的阈值电压(Vth)变高。因此，作为pMOSFET的阈值电压(Vth)降低策略，提出了在形成栅极绝缘膜之前向Si基板中注入氟(F)离子(参照非专利文献I)的方案。但是，为了获得所期望的器件特性，有必要向Si基板中大量地注入F离子。这样，在向Si基板中大量地注入了 F离子之后，会存在因注入损害而导致器件特性劣化的问题。另外，作为nMOSFET (n-Metal-Oxide-Semiconductor Field Effect Transistor,n金属氧化物半导体场效应晶体管)的阈值电压(Vth)降低策略，提出了在形成栅极绝缘膜之前向Si基板中注入氮(N2)离子的方案，但在向Si基板中大量地注入了 N2离子之后，仍然会因注入损害而导致器件特性劣化。因此，由于功函数与FET(Field Effect Transistor，场效应晶体管)的阈值电压(Vth)具有直接的关联性，故而作为用以降低阈值电压(Vth)的解决策略，提出了将具有所期望的功函数的金属材料作为栅电极而应用的方案。将金属材料用作最下层的栅电极的材料时，其第I优点在于，金属栅电极不会如poly-Si栅电极时产生耗尽层，所以能够解决因耗尽而导致器件动作时的实效的栅极绝缘膜的膜厚增加的问题，从而可以实现高性能器件。另外，第2优点在于，可以避免因费米能级钉扎现象而引起阈值电压控制性困难的缺点。作为CMOS器件，优选使用具有分别适于pMOSFET及nMOSFET的功函数的金属材料，所以在专利文献I?3中，提出了在将Si膜用于最下层的栅电极的全硅化的栅电极中，控制η / p-MOS (Metal Oxide Semiconductor,金属氧化物半导体)间的材料及结晶相的方法。而且，在专利文献4中，提出了在n / p-MOS的金属栅极中，通过对于使用有同种金属材料的金属膜/金属氮化膜之间的氮扩散的控制来控制金属栅电极的功函数的方法。但是，制造流程的复杂化及制造方法的困难化成为问题。因此，从避免所述问题的观点出发，推进开发了一种在pMOSFET中具备poly-Si /metal / high-k构造、而在nMOSFET中具备poly-Si / high-k构造的混合金属栅极CMOS器件(参照非专利文献2)。另外，分开制作分别适于pMOSFET及nMOSFET的栅电极会使制造方法困难，所以研究了一种对栅极绝缘膜进行封盖来制作两种栅极绝缘膜的方法(例如参照非专利文献3)。专利文献1:日本专利特开2007-242894号公报专利文献2:日本专利特开2007-141889号公报专利文献3:日本专利特开2005-294799号公报专利文献4:日本专利特开2007-142153号公报非专利文献I:M.1noue et.al, IEDM Tech.Dig.，(2005)p.425.非专利文献2:T.Hayashi et.al, IEDM Tech.Dig.，(2006)p.247.非专利文献3:V.Narayanan et.al, VLSI Tech.Symp.，(2006)p.224.
技术实现思路
如上所述，为了使CMOS器件以所期望的阈值电压(Vth)而动作，优选将具有分别适于构成CMOS器件的pMOSFET及nMOSFET的功函数的金属材料用作栅电极材料。但是，考虑到按照pMOSFET及nMOSFET来分开制作物性完全不同的两种以上的材料，会产生使流程复杂化的问题。所述制造方法的困难化即便在专利文献I~4所记载的使用同种材料的情况下也无法避免。而且，在pM`OSFET及nMOSFET分别使用各别的金属材料的情况下，在同一芯片(晶片)上利用干蚀刻法等方法同时对异种材料进行加工而形成栅电极，所以难以获得良好的栅极形状。由此，可能无法获得所期望的器件特性。另一方面，在采用所述非专利文献2中记载的混合金属栅极构造的情况下，阈值电压的控制范围狭窄，而且nMOSFET成为poly-Si / high-k构造，故而实效的栅极绝缘膜的膜厚增加。由此，也存在无法获得所期望的器件特性的可能性，将这一点作为课题。而且在非专利文献2所记载的混合金属栅电极的形成方法中，将所期望的金属材料在单侧的通道区域上堆积后，必须利用湿蚀刻法等方法除去其他通道区域上的金属层。该金属层的蚀刻工序是在栅极绝缘膜的正上方进行，所以对栅极绝缘膜造成损害的可能性高。由此，可能导致器件的可靠性下降。另外，在非专利文献3所记载的对栅极绝缘膜进行封盖的方法中，在栅极绝缘膜上重复进行封盖层的形成及除去工序，从而可能导致栅极绝缘膜劣化，器件的可靠性下降。本专利技术的目的在于提供一种半导体装置、以及可以容易地制造所述半导体装置的半导体装置的制造方法，所述半导体装置如CMOS器件般包括多个半导体元件，所述多个半导体元件分别具有所期望的特性，且可靠性高。而且，本专利技术的另一目的在于提供一种半导体装置的制造方法，能容易且精度良好地将金属材料形成为双栅电极材料，所述金属材料具有分别适于如构成CMOS器件的 pFET(p-Field Effect Transistor, p 场效应晶体管)及 nFET(n-Field EffectTransistor，η场效应晶体管)般的构成半导体装置的多个半导体元件的所期望的功函数。此外，本专利技术的另一目的在于提供一种可以防止栅极绝缘膜的可靠性下降、且可扩大阈值电压的控制范围的半导体装置的制造方法及半导体装置。本专利技术的半导体装置的制造方法中，该半导体装置是将导电型彼此不同的第I导电型半导体元件与第2导电型半导体元件一同设置，其特征在于包括:在半导体基板上，形成使形成有所述第I导电型半导体元件的第I导电型元件区域与形成有所述第2导电型半导体元件的第2导电型元件区域彼此分离的元件分离膜的工序；在配设于所述半导体基板的主面上的栅极绝缘膜的表面上，形成第I金属膜的工序；在形成于所述第I导本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，该半导体装置是将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件并设设置，所述制造方法的特征在于包括：在形成有所述第1导电型半导体元件的第1导电型元件区域及形成有所述第2导电型半导体元件的第2导电型元件区域的半导体基板上，形成包含绝缘性材料的绝缘层的工序；在所述第1导电型元件区域及所述第2导电型元件区域的所述半导体基板与所述绝缘层之间、或者在所述第1导电型元件区域及所述第2导电型元件区域的所述绝缘层上，形成含有第1元素的第1元素层的工序；在所述第1导电型元件区域及所述第2导电型元件区域的所述第1元素层上，形成包含导电性材料的电极用导电层的工序；在所述第1导电型元件区域的所述电极用导电层上，形成含有与所述第1元素不同的第2元素的第2元素层的工序；以及对所述绝缘层及所述电极用导电层与所述第1元素层及所述第2元素层一同实施热处理的工序。

【技术特征摘要】
2008.02.28 JP 2008-047462;2008.03.31 JP 2008-09331.一种半导体装置的制造方法，该半导体装置是将导电型彼此不同的第I导电型半导体元件与第2导电型半导体元件并设设置，所述制造方法的特征在于包括: 在形成有所述第I导电型半导体元件的第I导电型元件区域及形成有所述第2导电型半导体元件的第2导电型元件区域的半导体基板上，形成包含绝缘性材料的绝缘层的工序; 在所述第I导电型元件区域及所述第2导电型元件区域的所述半导体基板与所述绝缘层之间、或者在所述第I导电型元件区域及所述第2导电型元件区域的所述绝缘层上，形成含有第I元素的第I元素层的工序； 在所述第I导电型元件区域及所述第2导电型元件区域的所述第I元素层上，形成包含导电性材料的电极用导电层的工序； 在所述第I导电型元件区域的所述电极用导电层上，形成含有与所述第I元素不同的第2元素的第2元素层的工序；以及 对所述绝缘层及所述电极用导电层与所述第I元素层及所述第2元素层一同实施热处理的工序。2.根据权利要求1所述的半导体装置的制造方法，其特征在于: 在形成所述第2元素层的工序与所述热处理工序之间，进一步包括在所述第2元素层上形成保护所述第2元素层的保护层的工序。3.一种半导体装置的制造方法，该半导体装置是将导电型彼此不同的第I导电型半导体元件与第2导电型半导体元件并设设置，所述制造方法的特征在于包括:` 在形成有所述第I导电型半导体元件的第I导电型元件区域及形成有所述第2导电型半导体元件的第2导电型元件区域的半导体基板上，形成包含绝缘性材料的绝缘层的工序; 在所述第I导电型元件区域及所述第2导电型元件区域的所述半导体基板与所述绝缘层之间、或者在所述第I导电型元件区域及所述第2导电型元件区域的所述绝缘层上，形成含有第I元素的第I元素层的工序； 在所述第I导电型元件区域及所述第2导电型元件区域的所述第I元素层上，形成包含导电性材料的电极用导电层的工序； 在所述第2导电型元件区域的所述电极用导电层上，形成扩散抑制层的工序，该扩散抑制层抑制或防止与所述第I元素不同的第2元素的扩散； 在所述扩散抑制层上及所述第I导电型元件区域的所述电极用导电层上，形成含有第2元素的第2元素层的工序；以及 对所述绝缘层、所述电极用导电层及所述扩散抑制层与所述第I元素层及所述第2元素层一同实施热处理的工序。4.根据权利要求3所述的半导体装置的制造方法，其特征在于: 形成所述扩散抑制层的工序中以防止所述第2元素扩散的方式而形成所述扩散抑制层； 在所述热处理工序之后，进一步包括除去形成于所述扩散抑制层上的所述第2元素层的工序。5.一种半导体装置的制造方法，该半导体装置是将导电型彼此不同的第I导电型半导体元件与第2导电型半导体元件并设设置，所述制造方法的特征在于包括: 在形成有所述第I导电型半导体元件的第I导电型元件区域及形成有所述第2导电型半导体元件的第2导电型元件区域的半导体基板上，形成包含绝缘性材料的绝缘层的工序; 在所述第I导电型元件区域及所述第2导电型元件区域的所述半导体基板与所述绝缘层之间、或者在所述第I导电型元件区域及所述第2导电型元件区域的所述绝缘层上，形成含有第I元素的第I元素层的工序； 在所述第I导电型元件区域及所述第2导电型元件区域的所述第I元素层上，以使在所述第2导电型元件区域上的厚度尺寸大于在所述第I导电型元件区域上的厚度尺寸的方式形成包含导电性材料的电极用导电层的工序； 在所述第I导电型元件区域及所述第2导电型元件区域的电极用导电层上，形成含有与所述第I元素不同的第2元素的第2元素层的工序；以及 对所述绝缘层及所述电极用导电层与所述第I元素层及所述第2元素层一同实施热处理的工序。6.根据权利要求1~5中任一权利要求所述的半导体装置的制造方法，其特征在于: 所述第I导电型半导体元件是η型MOS晶体管； 所述第2导电型半导体元件是P型MOS晶体管； 所述第I元素是铝。7.根据权利要求1~5中任一权利要求所述的半导体装置的制造方法，其特征在于: 所述第I导电型半导体元件是η型 MOS晶体管； 所述第2导电型半导体元件是P型MOS晶体管； 并且所述第2元素是元素周期表的第2...

【专利技术属性】
技术研发人员：坂下真介，川原孝昭，由上二郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：