一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底上依次形成一蚀刻停止层、一低k介电层、一TEOS硬掩膜层和一金属硬掩膜层；在所述金属硬掩膜层和所述TEOS硬掩膜层中形成用于蚀刻沟槽的第一图形，以露出部分所述低k介电层；在所述露出的低k介电层上形成用于蚀刻通孔的第二图形；形成用于填充铜互连金属的通孔，并去除所述第二图形；实施一碳化处理，以在通过所述第一图形暴露出来的低k介电层的表面以及所述低k介电层和所述TEOS硬掩膜层之间靠近所述第一图形的界面处形成一富含碳的材料层；形成用于填充铜互连金属的沟槽。根据本发明专利技术，可以有效地抑制在所述低k介电层和所述TEOS硬掩膜层的界面处出现的底切现象的发生。

【技术实现步骤摘要】
一种半导体器件的制造方法
本专利技术涉及半导体制造工艺，具体而言涉及一种抑制双大马士革工艺中于低k介电层和氧化物硬掩膜层的界面处出现的底切现象的产生的方法。
技术介绍
在半导体制造工艺中，通常采用双大马士革工艺形成半导体器件的铜金属互连结构，图1A-图1E示出了一种双大马士革工艺过程。首先，如图1A所示，提供半导体衬底100，采用化学气相沉积工艺在所述半导体衬底100上自下而上依次形成一蚀刻停止层101、一低k介电层102、一TEOS硬掩膜层103和一金属硬掩膜层104。接着，如图1B所示，在所述金属硬掩膜层104和所述TEOS硬掩膜层103中形成第一开口105，以露出下方的低k介电层102。所述第一开口105构成用于形成所述铜金属互连结构中的沟槽的图案。接着，如图1C所示，采用旋涂工艺在所述半导体衬底100上形成一光刻胶层106，以覆盖所述金属硬掩膜层104和通过所述第一开口105暴露出来的低k介电层102；然后实施一图案化过程，以在所述光刻胶层106中形成第二开口107，以再次露出下方的低k介电层102。所述第二开口107构成用于形成所述铜金属互连结构中的通孔的图案。接着，如图1D所示，以所述经过图案化的光刻胶层106为掩膜实施一蚀刻过程，以在所述低k介电层102中形成所述通孔108。所述蚀刻过程终止于所述蚀刻停止层101；然后实施一氧等离子体蚀刻过程，以去除所述经过图案化的光刻胶层106。接着，如图1E所示，以所述金属硬掩膜层104和所述TEOS硬掩膜层103为掩膜实施一蚀刻过程，以在所述低k介电层102中形成所述沟槽109，同时，所述通孔108的底部向下延伸与所述半导体衬底100实现连通。接下来，在所述沟槽109和所述通孔108构成的铜金属互连结构中填充铜金属之前，实施一湿法清洗过程，以去除残留在所述铜金属互连结构中的杂质和前述实施的蚀刻过程所产生的残留物。所述湿法清洗过程可以保证铜金属扩散阻挡层和铜金属种子层的沉积质量。在所述TEOS硬掩膜层103的沉积过程中，所使用的氧等离子体会导致所述低k介电层102表面碳损失现象的发生，从而在所述低k介电层102和所述TEOS硬掩膜层103的界面处110（如图1F中用虚线标示的部分）形成氧化硅（SiO2）。由于所述湿法清洗过程采用的清洗液为稀释的氢氟酸（DHF），该清洗液对氧化硅具有很高的蚀刻速率，从而在所述界面处110出现如图1G所示的底切（undercut）现象111，所述底切的深度大于5nm。所述底切现象的发生将导致所述硬掩膜层与所述低k介电层之间的脱离，进而影响后续沉积的铜金属扩散阻挡层和铜金属种子层的附着性，导致所述铜金属互连结构的性能的降低。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底上依次形成一蚀刻停止层、一低k介电层、一TEOS硬掩膜层和一金属硬掩膜层；在所述金属硬掩膜层和所述TEOS硬掩膜层中形成用于蚀刻沟槽的第一图形，以露出部分所述低k介电层；在所述露出的低k介电层上形成用于蚀刻通孔的第二图形；形成用于填充铜互连金属的通孔，并去除所述第二图形；实施一碳化处理，以在通过所述第一图形暴露出来的低k介电层的表面以及所述低k介电层和所述TEOS硬掩膜层之间靠近所述第一图形的界面处形成一富含碳的材料层；形成用于填充铜互连金属的沟槽。进一步，采用化学气相沉积工艺形成所述蚀刻停止层、所述低k介电层和所述TEOS硬掩膜层。进一步，采用物理气相沉积工艺形成所述金属硬掩膜层。进一步，所述蚀刻停止层的材料为SiCN、SiC、SiN或BN。进一步，所述金属硬掩膜层的材料为TiN或Ti。进一步，形成所述第二图形的步骤包括：在所述半导体衬底上形成一光刻胶层；执行一图案化过程，以形成具有所述第二图形的光刻胶层。进一步，形成所述通孔的步骤包括：利用所述经过图案化的光刻胶层为掩膜，采用各向异性的干法蚀刻工艺在所述低k介电层中形成所述通孔；采用灰化工艺去除所述经过图案化的光刻胶层。进一步，实施所述碳化处理的工艺步骤为：采用含碳的气体束将碳注入所述低k介电层中要形成所述富含碳的材料层的位置，其中，所述含碳的气体束相对于所述半导体衬底的中心轴线倾斜一定的角度，所述倾斜角度的范围为15°-30°，所述碳注入时半导体衬底依次旋转0°、90°、180°、270°，以实现碳均匀注入。进一步，所述碳化处理的工艺参数为：所述含碳的气体束的源气体为CH4、C2H6、C3H8或C2H4，注入剂量为0.1×1015-10.0×1015atom/cm2，注入能量为1.0-60KeV。进一步，形成所述沟槽的步骤包括：利用所述金属硬掩膜层和所述TEOS硬掩膜层为掩膜，采用各向异性的干法蚀刻工艺在所述低k介电层中形成所述沟槽。进一步，在形成所述沟槽之后，还包括一湿法清洗过程。根据本专利技术，可以有效地抑制上述湿法清洗过程中在所述低k介电层和所述TEOS硬掩膜层的界面处出现的底切现象的发生。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A-图1E为一种示范性双大马士革工艺的各步骤的示意性剖面图；图1F-图1G为实施图1A-图1E所示出的示范性双大马士革工艺之后出现的底切现象的成因及产生位置的示意图；图2A-图2F为本专利技术提出的抑制双大马士革工艺中于低k介电层和氧化物硬掩膜层的界面处出现的底切现象的产生的方法的各步骤的示意性剖面图；图3为本专利技术提出的抑制双大马士革工艺中于低k介电层和氧化物硬掩膜层的界面处出现的底切现象的产生的方法的流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。下面，参照图2A-图2F和图3来描述本专利技术提出的抑制双大马士革工艺中于低k介电层和氧化物硬掩膜层的界面处出现的底切现象的产生的方法的详细步骤。参照图2A-图2F，其中示出了本专利技术提出的抑制双大马士革工艺中于低k介电层和氧化物硬掩膜层的界面处出现的底切现象的产生的方法的各步骤的示意性剖面图。首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。所述隔离结本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底上依次形成一蚀刻停止层、一低k介电层、一TEOS硬掩膜层和一金属硬掩膜层；在所述金属硬掩膜层和所述TEOS硬掩膜层中形成用于蚀刻沟槽的第一图形，以露出部分所述低k介电层；在所述露出的低k介电层上形成用于蚀刻通孔的第二图形；形成用于填充铜互连金属的通孔，并去除所述第二图形；实施一碳化处理，以在通过所述第一图形暴露出来的低k介电层的表面以及所述低k介电层和所述TEOS硬掩膜层之间靠近所述第一图形的界面处形成一富含碳的材料层；形成用于填充铜互连金属的沟槽。

【技术特征摘要】
1.一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底上依次形成一蚀刻停止层、一低k介电层、一TEOS硬掩膜层和一金属硬掩膜层；在所述金属硬掩膜层和所述TEOS硬掩膜层中形成用于蚀刻沟槽的第一图形，以露出部分所述低k介电层；在所述露出的低k介电层上形成用于蚀刻通孔的第二图形；形成用于填充铜互连金属的通孔，并去除所述第二图形；通过采用含碳的气体束将碳注入实施一碳化处理，以在通过所述第一图形暴露出来的低k介电层的表面以及所述低k介电层和所述TEOS硬掩膜层之间靠近所述第一图形的界面处形成一富含碳的材料层，所述含碳的气体束相对于所述半导体衬底的中心轴线倾斜一定的角度，所述倾斜角度的范围为15°-30°，实施所述碳注入时所述半导体衬底依次旋转0°、90°、180°、270°，以实现碳的均匀注入；形成用于填充铜互连金属的沟槽后，实施一湿法清洗过程，所述富含碳的材料层避免所述湿法清洗过程在所述低k介电层和所述TEOS硬掩膜层之间靠近所述第一图形的界面处造成的底切现象。2.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述蚀刻停止层、所述低k介电层和所述TEOS硬掩膜层。3.根据权利...

【专利技术属性】
技术研发人员：邓浩，洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：