片上网络资源节点存储器的内建自测试结构和自测试方法技术

本发明专利技术为片上网络资源节点存储器的内建自测试结构和自测试方法，本内建自测试结构包括建立于FPGA芯片的BIST控制器，还有嵌于相应路由器的资源网络接口和BIST接口、测试图形生成器和测试响应分析器。BIST控制器经外设接口和外部测试设备连接。本方法为：外部测试设备向BIST控制器发送指令启动测试程序；BIST控制器按照March?C+测试算法程序向各测试模块发送使能信号和状态选择信号，在每个测试状态下对SRAM各地址进行读写操作，发现故障立即停止。测试结果发送给外部测试设备。本发明专利技术测试时间减少一半，复用NoC的路由网络作为测试数据路径，数据传输可靠安全，芯片面积开销小；故障覆盖率较高。

【技术实现步骤摘要】

【技术保护点】
片上网络资源节点存储器的内建自测试结构，所述片上网络为基于FPGA的芯片，若干路由器由外部通道相互连接，构成的路由器网络，其结构为规则的2维网格拓扑结构，NoC中的路由器采用基于虚通道技术的虫洞数据交换机制，路由算法采用源路由算法，各路由器配有资源网络接口，资源网络接口为双向的数据流向接口，各资源网络接口经双向内部通道分别连接资源节点，其中一个路由器R2经资源网络接口连接的片外通用存储器SRAM为待测试的资源节点存储器，其特征在于：资源节点存储器的内建自测试结构包括BIST控制器、BIST接口、测试图形生成器和测试响应分析器，BIST控制器建立于FPGA芯片，测试图形生成器和测试响应分析器；路由器R2的资源网络接口内嵌BIST接口，源路由器R1的资源网络节点内嵌测试图形生成器和测试响应分析器；BIST控制器是一个有限的算法状态机，负责测试算法的实现与状态流程的控制，其使能信号输出端连接测试图形生成器和BIST接口，测试响应分析器的输出端接入BIST控制器的信号输入端，BIST控制器配有外设接口，外部测试设备经该外设接口与BIST控制器连接；测试图形生成器为一个简单的状态机，负责生成资源节点存储器的测试数据序列；测试响应分析模块是一个异或网络，由数据背景器与异或比较器组成，负责相应测试数据的分析；BIST接口包括SRAM地址生成器和SRAM控制器，SRAM地址生成器产生当前资源节点存储器的读写地址，并按照测试算法的流程实现地址升序或者降序；SRAM控制器具备与资源节点存储器连接的接口，实现对资源节点存储器的读写控制。...

【技术特征摘要】

【专利技术属性】
技术研发人员：许川佩，陶意，万春霆，孙义军，梁光发，
申请(专利权)人：桂林电子科技大学，
类型：发明
国别省市：