存储器结构制造技术

本发明专利技术提供了一种存储器结构。存储器宏包括多列以及多个切换电路。多列中的一列具有与该列中的多个存储单元相对应的多个电源电压节点。多个切换电路中的一个切换电路对应于多列中的一列并且被配置为选择性地将第一电压源的第一电压值或第二电压源的第二电压值提供给电源电压节点。第一电压值和第二电压值相差预定的电压值。

【技术实现步骤摘要】
存储器结构
本专利技术一般地涉及半导体
，更具体地涉及存储器。
技术介绍
在一些方法中，随着比先前的技术节点更为先进的技术节点来制造存储单元，相比于之前节点的工作电压，存储单元的供电电压以降低的电压值进行工作。因此，存储单元的读稳定性受到关注。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种存储器宏，包括：多列；以及多个切换电路，其中，所述多列中的一列包括对应于该列中的多个存储单元的多个电源电压节点；所述多个切换电路中的一个切换电路对应于所述多列中的一列并且被配置为选择性地将第一电压源的第一电压值或第二电压源的第二电压值提供给所述电源电压节点；和所述第一电压值和所述第二电压值相差预定的电压值。在该存储器宏中，所述切换电路包括：第一P型晶体管，具有第一源极、第一栅极和第一漏极；和第二P型晶体管，具有第二源极、第二栅极和第二漏极；所述第一漏极和所述第二漏极连接至所述电源电压节点；所述第一源极与所述第一电压源连接；所述第二源极与所述第二电压源连接；所述第一栅极被配置为接收第一控制信号；以及所述第二栅极被配置为接收第二控制信号，所述第二控制信号不同于所述第一控制信号。在该存储器宏中，所述第一控制信号和所述第二控制信号互为逻辑反。该存储器宏包括驱动电路，所述驱动电路被配置为：向所述存储器宏中的各存储单元提供控制信号；以及接收所述第一电压源。该存储器宏包括：多根字线，其中，所述多根字线中的一根字线对应于所述存储器宏的多行中的一行；以及所述多根字线被配置为接收所述第一电压值，以作为所述多根字线的高逻辑值的电压值。在该存储器宏中，所述第一电压值低于所述第二电压值。该存储器宏包括：第一存储单元，位于第一列中，并且被配置为当所述第一存储单元处于写操作时，具有所述第一电压源的第一电压值；以及第二存储单元，位于第二列中，并且被配置为当所述第一存储单元处于写操作时，具有所述第二电压源的第二电压值。根据本专利技术的另一方面，提供了一种方法，包括：基于由存储器宏中的选择电路而选择性地选取的多列，将第一电压值提供给具有处于写操作的存储单元的一列；以及将不同于所述第一电压值的第二电压值提供给所述多列中的剩余列。在该方法中，所述第一电压值和所述第二电压值相差预定的电压值。在该方法中，所述第一电压值低于所述第二电压值。在该方法中，将所述第一电压值提供给具有处于写操作的所述存储单元的所述列包括使第一晶体管导通而使第二晶体管截止；以及所述第一晶体管和所述第二晶体管与所述列中的多个存储单元的电源电压节点连接。在该方法中，将不同于所述第一电压值的所述第二电压值提供给所述多列中的剩余列包括：对于所述多列中剩余的每一列，使第三晶体管导通而使第四晶体管截止；以及所述第三晶体管和所述第四晶体管与所述多列中剩余的每一列的多个存储单元的电源电压节点连接。在该方法中，基于仿真计算所述第一电压值和所述第二电压值之间的差值。根据本专利技术的又一方面，提供了一种存储器宏，包括：驱动电路，被配置为从第一电压源处接收第一电压，并且向所述存储器宏中的各存储单元提供控制信号；多列；以及多个切换电路，其中，所述多列中的一列具有对应于该列中的多个存储单元的多个电源电压节点；和所述多个切换电路中的一个切换电路对应于所述多列中的一列，并且被配置为选择性地将所述第一电压或第二电压源的第二电压提供给所述电源电压节点。在该存储器宏中，所述第一电压源被配置为具有在第一电压处的第一电压值；所述第二电压源被配置为具有在第二电压处的第二电压值；所述第一电压值低于所述第二电压值。在该存储器宏中，所述多个切换电路中的所述切换电路包括：第一P型晶体管，具有第一源极、第一栅极和第一漏极；和第二P型晶体管，具有第二源极、第二栅极和第二漏极；所述第一漏极和所述第二漏极连接至所述电源电压节点；所述第一源极与所述第一电压源连接；所述第二源极与所述第二电压源连接；所述第一栅极被配置为接收第一控制信号；以及所述第二栅极被配置为接收不同于所述第一控制信号的第二控制信号。在该存储器宏中，所述第一控制信号和所述第二控制信号互为逻辑反。该存储器宏包括：多根字线，其中，所述多根字线中的一根字线对应于所述存储器宏的多行中的一行；以及所述多根字线被配置为接收所述控制信号。该存储器宏，包括：多根字线，其中，所述多根字线中的一根字线对应于所述存储器宏的多行中的一行；以及所述多根字线被配置为接收所述第一电压值，以作为所述多根字线的高逻辑值。该存储器宏包括：第一存储单元，位于第一列中，并且被配置为在所述第一存储单元处于写操作时，具有所述第一电压源的第一电压值；以及第二存储单元，位于第二列中，并且被配置为在所述第一存储单元处于写操作时，具有所述第二电压源的第二电压值，其中，所述第一电压值低于所述第二电压值。附图说明在以下附图和描述中给出本专利技术的一个或多个实施例的具体细节。根据描述、附图和权利要求，其他特征和优势是显而易见的。图1是根据一些实施例的存储单元的示意图。图2是根据一些实施例的具有多个图1中的存储单元的存储器宏的示意图。图3是根据一些实施例的在图2的存储器宏中使用的选择电路的示意图。图4是示出根据一些实施例的图2的存储器宏的各项操作的波形图。不同附图中的类似的相同标号表示相同的元件。具体实施方式下文中使用特定语言公开了附图中示出的实施例或实例。然而，应理解，这些实施例或实例并不意在进行限制。如相关领域的技术人员通常会想到的，对所公开的实施例的任何改变和修改，并且对本文档所公开的原理的任何进一步的应用都是预期的。一些实施例具备以下特征和/或优势的一种或它们的组合。在一些实施例中，存储器宏包括称为单元电源电压的第一电源电压以及称为外围电源电压的第二电源电压。外围电源电压用于包括字线驱动器的外围电路。存储器宏中的存储单元根据它们的操作而接收单元电源电压或外围电源电压。单元电源电压的数值比外围电源电压的数值高出预定的量。在一些实施例中，处于写操作的存储单元会引起对与处于写操作的存储单元连接至同一字线的各存储单元的伪读取。在一些实施例中，具有处于写操作状态的存储单元的列中的存储单元接收外围电源电压。相反，具有处于伪读取状态的存储单元列中的存储单元接收存储单元电压。因此，与其他方法相比，单元电源电压和外围电源电压的数值都可降低或按比例减小。此外，还实现了降低有功功率和漏电流功率。存储单元图1是根据一些实施例的存储单元100的电路图。存储单元100包括两个P型金属氧化物半导体(PMOS)晶体管P1和P2以及四个N型金属氧化物半导体(NMOS)晶体管N1、N2、N3和N4。晶体管P1、P2、N1和N2形成交叉锁存器或交叉耦合反相器。晶体管P1和N1形成第一反相器而晶体管P2和N2形成第二反相器。晶体管P1和N1的漏极连接在一起并且形成节点ND。晶体管P2和N2的漏极连接在一起并且形成节点NDB。晶体管P1和N1的栅极连接在一起并且连接至晶体管P2和N2的漏极。晶体管P2和N2的栅极连接在一起并且连接至晶体管P1和N1的漏极。晶体管P1和P2的源极连接在一起，作为具有电源电压VDDI的节点NVDDI(未示出)。连接晶体管N1和N2以作为具有电源电压VSSI的节点NVSSI(未示出)。字线WL与存储单元100的晶体管本文档来自技高网...

【技术保护点】
一种存储器宏，包括：多列；以及多个切换电路，其中，所述多列中的一列包括对应于该列中的多个存储单元的多个电源电压节点；所述多个切换电路中的一个切换电路对应于所述多列中的一列并且被配置为选择性地将第一电压源的第一电压值或第二电压源的第二电压值提供给所述电源电压节点；和所述第一电压值和所述第二电压值相差预定的电压值。

【技术特征摘要】
2014.08.15 US 14/461,1561.一种存储器宏，包括：多列存储单元；以及多个切换电路，其中，所述多列存储单元中的一列包括对应于该列中的多个存储单元的多个电源电压节点；所述多个切换电路中的一个切换电路对应于所述多列存储单元中的一列并且被配置为选择性地将第一电压源的第一电压或第二电压源的第二电压提供给所述多个电源电压节点；和所述第一电压和所述第二电压相差预定的电压值，并且所述第一电压低于所述第二电压；以及当选择所述多列存储单元中的一列处在写操作模式下时，所述多列存储单元中剩余列处在相应的伪读操作模式，并且所述第一电压被提供给处在所述写操作模式下的所述多列存储单元中的一列，所述第二电压被提供给所述多列存储单元中的剩余列。2.根据权利要求1所述的存储器宏，其中，所述多个切换电路中的一个切换电路包括：第一P型晶体管，具有第一源极、第一栅极和第一漏极；和第二P型晶体管，具有第二源极、第二栅极和第二漏极；所述第一漏极和所述第二漏极连接至所述多个电源电压节点；所述第一源极与所述第一电压源连接；所述第二源极与所述第二电压源连接；所述第一栅极被配置为接收第一控制信号；以及所述第二栅极被配置为接收第二控制信号，所述第二控制信号不同于所述第一控制信号。3.根据权利要求2所述的存储器宏，其中，所述第一控制信号和所述第二控制信号互为逻辑反。4.根据权利要求1所述的存储器宏，包括：多根字线，其中，所述多根字线中的一根字线对应于所述存储器宏的多行存储单元中的一行；以及所述多根字线被配置为接收所述第一电压，以作为所述多根字线的高逻辑值的电压。5.根据权利要求1所述的存储器宏，包括：第一存储单元，位于第一列中，并且被配置为当所述第一存储单元处于写操作模式时，具有所述第一电压源的所述第一电压；以及第二存储单元，位于第二列中，并且被配置为当所述第一存储单元处于写操作模式时，具有所述第二电压源的所述第二电压。6.一种存储器的工作方法，包括：基于由存储器宏中的选择电路而选择性地选取的多列存储单元，将第一电压提供给具有处于写操作模式的一列存储单元；将不同于所述第一电压的第二电压提供给所述多列存储单元中的剩余列，所述第一电压和所述第二电压相差预定的电压值，并且所述第一电压低于所述第二电压；以及当所述存储单元的所述一列处在所述写操作模式下，使所述多列存储单元中的所述剩余列处在相应的伪读操作模式。7.根据权利要求6所述的方法，其中，将所述第一电压提供给具有处于写操作模式的所述存储单元的所述一列包括使第一晶体管导通而使第二晶体管截止；以及所述第一晶体管的一端和所述第二晶体管的一端与所述一列中的多个存储单元的电源电压节点连接，所述第一晶体管的另一端与具有所述第一电压的第一电压源连接，所述第二晶体管的另一端与具有所述第二...

【专利技术属性】
技术研发人员：欧图尔·卡图契，科马克·迈克尔·欧康诺，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71