集成电路以及用于处理具有埋入特征的集成电路的方法技术

本发明专利技术提供集成电路以及用于处理具有埋入特征的集成电路的方法，一种用于使埋入铜特征凹进衬底内部的工艺，以及一种用于使埋入铜互连凹进集成电路的层间介电衬底内部的工艺。在具体实施例中，一种用于使埋入铜特征凹进衬底内部的方法包括：提供有埋入铜特征配置于其中的衬底。该埋入铜特征有暴露表面以及该衬底有与该埋入铜特征的该暴露表面毗邻的衬底表面。该埋入铜特征的该暴露表面经氮化成可在该埋入铜特征中形成一层氮化铜。从该埋入铜特征选择性蚀刻氮化铜，使该埋入铜特征凹进该衬底内部。

【技术实现步骤摘要】

本专利技术大体有关于集成电路，用于使埋入铜特征凹进衬底内部的工艺，以及用于使埋入铜互连凹进集成电路的层间介电衬底内部的工艺。具体而言，本专利技术有关于具有埋入铜互连凹进其层间介电衬底内部的集成电路，其中该埋入铜互连有平坦度(evenness)最大化的凹进表面，以及用于使埋入铜特征凹进衬底内部的工艺，其能够促进埋入铜特征的凹进表面形成有最大化平坦度的表面形貌。
技术介绍
介电衬底内的埋入铜特征在各种电子应用找到广泛用途。例如，微处理器的集成电路一般包含有许多层级的互连绕线(interconnect routing)以连接集成电路内的晶体管，其形式为埋在介电衬底内的铜互连，例如线与点。每一层互连绕线用介电材料与紧邻层级隔开，它在本领域被称作层间电介质(ILD)。相邻层级的互连绕线可埋入不同的ILD层，而且以确保介电材料可分·离相邻互连绕线的方式来组态构互连绕线。就此而言，可选择性地使互连绕线中的埋入铜互连与相同互连绕线的其它埋入铜互连和与毗邻层级的互连绕线的埋入铜互连绝缘。同样，也可选择性地连接毗邻层级的互连绕线的埋入铜互连以在集成电路中制造所欲电路。随着集成电路被缩小尺寸的欲望而驱动本文档来自技高网...

【技术保护点】
一种使埋入铜特征凹进衬底内部的工艺，该工艺包含：提供具有埋入铜特征配置于其中的衬底，该埋入铜特征具有暴露表面而且该衬底有与该埋入铜特征的该暴露表面毗邻的衬底表面；氮化该埋入铜特征的该暴露表面，以在该埋入铜特征中形成一层氮化铜；从该埋入铜特征选择性蚀刻该层氮化铜，使该埋入铜特征凹进该衬底内部。

【技术特征摘要】
2012.01.31 US 13/362,9811.一种使埋入铜特征凹进衬底内部的工艺，该工艺包含: 提供具有埋入铜特征配置于其中的衬底，该埋入铜特征具有暴露表面而且该衬底有与该埋入铜特征的该暴露表面毗邻的衬底表面； 氮化该埋入铜特征的该暴露表面，以在该埋入铜特征中形成一层氮化铜； 从该埋入铜特征选择性蚀刻该层氮化铜，使该埋入铜特征凹进该衬底内部。2.根据权利要求1所述的工艺，其中，该埋入铜特征的该暴露表面经氮化成具有进入该埋入铜特征内部的凹陷深度，以及其中选择性蚀刻该埋入铜特征至该凹陷深度。3.根据权利要求2所述的工艺，其中，重复氮化该埋入铜特征的该暴露表面以及从该埋入铜特征选择性蚀刻该层氮化铜，使该埋入铜特征进一步凹进该衬底内部。4.根据权利要求1所述的工艺，其中，该埋入铜特征中经受氮化的该暴露表面以及毗邻该埋入铜特征的该衬底表面是沿着共同平面配置。5.根据权利要求1所述的工艺，其中，以盐酸溶液选择性蚀刻该层氮化铜。6.根据权利要求1所述的工艺，其中，氮化更被定义为通过该埋入铜特征的该暴露表面植入氮离子于该埋入铜特征内。7.根据权利要求1所述的工艺，其中，提供具有该埋入铜特征配置于其中的该衬底包括:在该衬底中蚀刻沟槽及/或贯孔以及用铜填充该沟槽及/或贯孔，以形成该埋入铜特征。8.根据权利要求1所述的工艺，更包括:在使该埋入铜特征凹进后，形成覆盖层于该埋入铜特征上方。9.根据权利要求8所述的工艺，更包括:形成具有埋入铜特征的另一衬底于该覆盖层上方。10.一种使埋入铜互连凹进集成电路的层间介电衬底内部的工艺，该工艺包含: 提供具有埋入铜互连配置于其中的层间介电衬底，该埋入铜互连具有暴露表面以及该层间介电衬底具有与该埋入铜互连的该暴露表面毗邻的衬底表...

【专利技术属性】
技术研发人员：E·T·瑞安，张洵渊，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：