半导体器件制造技术

一种MOSFET（100），包括：碳化硅衬底（1），其包括具有相对于{0001}面不小于50°且不超过65°的偏离角的主表面（1A）；缓冲层（2）和漂移层（3），其两者均形成在主表面（1A）上；栅极氧化物膜（91），其形成在漂移层（3）上并与漂移层（3）接触；以及p导电类型的p型体区（4），其形成在漂移层（3）中以包括与栅极氧化物膜（91）接触的区域。p型体区（4）的p型杂质密度不小于5×1016cm-3。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件，并且更具体地，涉及能够在设定阈值电压时实现提高的灵活性，同时实现抑制沟道迁移率降低的半导体器件。
技术介绍
近年来，为了实现更高击穿电压、低损耗并且为了能在高温度环境等下使用半导体器件，已经越来越多地使用碳化硅作为用于半导体器件的材料。碳化硅是一种具有比硅的带隙宽的带隙的宽带隙半导体，硅已是传统地和广泛地用作用于半导体器件的材料。因此，通过采用碳化硅作为半导体器件的材料，可以实现半导体器件的更高的击穿电压、减小的导通电阻等。由碳化硅制成的半导体器件还具有以下优点，当在高温环境下使用时表现出性能劣化的程度与由硅制成的半导体器件相比更小。在由碳化硅制成的半导体器件之中，对于诸如MOSFET (金属氧化物半导体场效应晶体管)和IGBT (绝缘栅双极型晶体管)、利用预定阈值电压作为界限来控制沟道区中是否形成反型层以导通或中断电流的半导体器件，已经对阈值电压的调节和沟道迁移率的提高进行了各种研究(例如参见Se1-Hyung Ryu等人,“Critical Issues for MOS BasedPower Devices in 4H_SiC”，Materials Science Forum, 2009, Vols.615-617, pp.743-748(“4H-SiC中基于MOS的功率器件的关键问题”，材料科学论坛，2009，第615卷至第617卷，第743页至第748页)(非专利文献I))。引用列表非专利文献NPL I:Se1-Hyung Ryu 等人，“Critical Issues for MOS Based Power Devicesin 4H-SiC”，Materials Science Forum, 2009, Vols.615-617, pp.743-748 (“4H_SiC 中基于MOS的功率器件的关键问题”，材料科学论坛，2009，第615卷至第617卷，第743页至第748 页)
技术实现思路
技术问题在诸如N沟道MOSFET或IGBT的半导体器件中，形成P导电类型的P型体区，并且在P型体区中形成沟道区。通过增大P型体区中的P型杂质(例如，B (硼)和/或Al (铝))的密度(掺杂密度)，可以使阈值电压移动到正侧，并且可以使器件更接近常关型或者将器件制成为常关型。在P沟道半导体器件中，与N沟道器件相反，通过增大η型体区中的η型杂质的密度，阈值电压可以移动到负侧，并且可以使器件更接近常关型或者将器件制成为常关型。然而，以此方式调节阈值电压导致沟道迁移率显著降低。这是因为增大掺杂密度造成电子由于掺杂物而发生显著散射。由于这个原因，例如，将P型体区中的掺杂密度设定为大致I X IO16CnT3至4Χ 1016cm_3。因此，难以自由地设定阈值电压，同时确保常规半导体器件中的足够大的沟道迁移率，尤其是使器件更接近常关型或者将器件制成为常关型。提出本专利技术以解决这类问题，并且本专利技术的目的在于提供一种半导体器件，其能够在设定阈值电压时实现提高的灵活性，同时实现抑制沟道迁移率降低。解决问题的方法根据本专利技术的半导体器件包括:碳化硅衬底，其包括具有相对于{0001}面不小于50°且不超过65°的偏离角的主表面；第一导电类型的外延生长层,其形成在该主表面上；绝缘膜，其形成在该外延生长层上并与该外延生长层接触；以及与该第一导电类型不同的第二导电类型的体区，该体区形成在该外延生长层中以包括与该绝缘膜接触的区域。该体区具有不小于5 X IO16CnT3的杂质密度。本专利技术人对用于在设定阈值电压时提高灵活性同时抑制沟道迁移率降低的方法进行了详细研究，并基于以下发现得到了本专利技术。在由碳化硅制成的常规半导体器件中，使用包括具有相对于{0001}面不超过大致8°的偏离角的主表面的碳化娃衬底。在该主表面上形成外延生长层等以制作半导体器件。在这种半导体器件中，如上所述，难以在确保足够的沟道迁移率的同时自由地设定阈值电压。然而，根据本专利技术人的研究，发现如果碳化硅衬底的主表面相对于{0001}面的偏离角在预定角度的范围内，则显著减轻了体区中的掺杂密度的增大与沟道迁移率的提高之间的对立关系。更具体地，在包括:包括具有相对于{0001}平面不小于50°且不大于65°的偏离角的主表面的碳化娃衬底、以及在该主表面上形成的外延生长层的结构中，如果通过将杂质(例如，作为P型杂质的B或Al)引入这个外延生长层中来形成体区，则即使体区中的掺杂密度增大，也显著抑制沟道迁移率的降低。在本专利技术的半导体器件中，使用包括具有相对于{0001}面不小于50°且不超过65°的偏离角的主表面的碳化硅衬底，并且在该主表面上形成的外延生长层中形成体区。因此，即使形成具有不小于5X IO16CnT3的杂质密度的高掺杂体区并且阈值电压移动到正侦牝也抑制沟道迁移率的降低。因此，根据本专利技术，可以提供一种能够在设定阈值电压时实现提高的灵活性同时实现抑制沟道迁移率降低的半导体器件。注意的是，以上提及的“杂质”是指通过被引入碳化硅中而产生多数载流子的杂质。在上述半导体器件中，该主表面的偏离取向与〈01-10〉方向之间形成的角度可以不超过5°。〈01-10〉方向是碳化硅衬底中的代表性偏离取向。通过将由制造衬底的过程中的切片操作等期间出现的变化而导致的偏离取向的变化设定成不超过5°，可以有助于在碳化硅衬底等上形成外延生长层。在上述半导体器件中，该主表面可以具有在〈01-10〉方向上相对于{03-38}面不小于-3°且不超过5°的偏离角。结果，可以进一步提高沟道迁移率。相对于面取向{03-38}的偏离角不小于-3°且不超过5°的原因是基于沟道迁移率和偏离角之间关系的检验结果，其表明在这个范围内获得特别高的沟道迁移率。“在〈01-10〉方向上相对于{03-38}面的偏离角”是指主表面的法向在包括〈01-10〉和〈0001〉方向的面上的正交投影与{03-38}面的法向所形成的角度，并且当正交投影接近变成平行于〈01-10〉方向时，其符号为正，并且当正交投影接近变成平行于〈0001〉方向，其符号为负。更优选的是，主表面的面取向基本是{03-38}面，并且进一步更优选的是，主表面的面取向是103-38}面。主表面的面取向基本是{03-38}面意味着，衬底的主表面的面取向在面取向可以基本视为{03-38}面的偏离角范围内，并且在这种情况下的偏离角范围是相对于{03-38}面的偏离角的±2°的范围。结果，可以进一步提高沟道迁移率。在上述半导体器件中，该主表面的偏离取向与〈-2110〉方向之间形成的角度可以不超过5°。与上述的〈01-10〉方向一样，〈-2110〉方向是碳化硅衬底中的代表性偏离取向。通过将由制造衬底的过程中的切片操作等期间出现的变化而导致的偏离取向的变化设定为±5°，可以有助于在碳化硅衬底等上形成外延生长层。在上述半导体器件中，该主表面可以是形成该碳化硅衬底的碳化硅的碳面侧的表面。因此，可以进一步提高沟道迁移率。这里，六边形晶体的单晶碳化硅的(0001)面被定义为硅面，并且(000-1)面被定义为碳面。也就是说，如果使用在主表面的偏离取向和〈01-10〉方向之间形成的角度不超过5°的结构，则可以使主表面更接近(0-33-8)面，从而进一步提闻沟道迁移率。在本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.07.26 JP 2010-167004;2011.01.25 JP 2011-012511.一种半导体器件(100、200),包括: 碳化娃衬底(1、201),所述碳化娃衬底(1、201)包括具有相对于{0001}面不小于50°且不超过65°的偏离角的主表面(1A、201A); 第一导电类型的外延生长层(7、207)，所述外延生长层(7、207)形成在所述主表面(1A、201A)上； 绝缘膜(91、291)，所述绝缘膜(91、291)形成在所述外延生长层(7、207)上并且与所述外延生长层(7、207)接触；以及 与所述第一导电类型不同的第二导电类型的体区(4、204)，所述体区(4、204)形成在所述外延生长层(7、207)中以包括与所述绝缘膜(91、291)接触的区域， 所述体区(4、204)具有不小于5 X IO16cnT3的杂质密度。2.根据权利要求1所述的半导体器件(100、200)，其中 所述主表面(1A、201A)的偏离取向与〈01-10〉方向之间形成的角度不超过5°。3.根据权利要求2所述的半导体器件(100、200)，其中 所述主表面(1A、201A)具有在〈01-10〉方向上相对于{03-38}面不小于_3°且不超过5°的偏离角。4.根据权利要求1所述的半导体器件(100、200)，其中 所述主表面(1A、201A)的偏离取向与〈-2110〉方向之间形成的角度不超过5°。5.根据权利要求1所述的半导体器件(100、200)，其中 所述主表面(1A、201A)是形成所述碳化娃衬底(1、201)的碳化娃的碳面侧的表面。6.根据权利要求1所述的半导体器件(100、200)，其中 所述体区(4、204)具有不超过IX 102°cm_3的杂质密度。7.根据权利要求1所述的半导体器件(100、200)，所述半导体器件(100、200)是常关型。8.根据权利要求7所述的半导体器件(100、200)，进一步包括栅电极(93、293)，所述栅电极(93、293)布置在所述绝缘膜(91、291)上并且与所述绝缘膜(91、291)接触，其中 所述栅电极(93、293)由所述第二导电类型的多晶硅制成。9.根据权利要求1所述的半导体器件(100、200)，进一步包括栅电极(93、293)，所述栅电极(93、293)布...

【专利技术属性】
技术研发人员：日吉透，和田圭司，增田健良，盐见弘，
申请(专利权)人：住友电气工业株式会社，
类型：
国别省市：