碳化硅半导体器件制造技术

碳化硅层外延形成在衬底（1）的主表面上。该碳化硅层设置有沟槽，该沟槽具有相对于主表面倾斜的侧壁（6）。侧壁（6）相对于{0001}面具有不小于50°且不大于65°的偏离角。栅极绝缘膜（8）设置在碳化硅层的侧壁（6）上。碳化硅层包括：体区（3），其具有第一导电类型，并且面对栅电极（9）且其间插入栅极绝缘膜（8）；以及一对区域（2、4），其通过体区（3）彼此分开并具有第二导电类型。体区（3）具有5×1016cm-3或更大的杂质密度。这使得在设定阈值电压时具有更大的自由度，同时能够抑制沟道迁移率的降低。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种碳化硅半导体器件，更具体地涉及ー种具有栅电极的碳化硅半导体器件。
技术介绍
近年来，为了实现高击穿电压、低损耗以及在高温环境下应用半导体器件，已经开始采用碳化硅作为用于半导体器件的材料。碳化硅是ー种具有比已被广泛地作用于半导体器件的材料的硅的能带隙大的能带隙的宽带隙半导体。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件能够具有高击穿电压、降低的导通电阻等。此外，有利地，由此采用碳化硅作为其材料的半导体器件即使在高温环境下也具有与采用硅作为其材料的半导体器件相比更少劣化的特性。 在采用碳化硅作为其材料的这种半导体器件中，存在根据预定阈值电压控制在沟道区中是否出现反型层以便导通或中断电流的半导体器件。这种半导体器件的实例包括MOSFET (金属氧化物半导体场效应晶体管)以及IGBT (绝缘栅双极型晶体管)。对于这种半导体器件来说，已进行了各种研究，以调整阈值电压或提高沟道迁移率(例如，參见非专利文献I)。引证文献列表非专利文献NPL I Sei-Hyung Ryu等人，"Critical Issues for MOS Based PowerDevices in4H_SiC", Materials Science Forum (2009), pp.743-748
技术实现思路
技术问题这里，例如在具有n沟道的MOSFET中，形成具有p型导电性的p型体区。在该p型体区中形成沟道区。通过提高P型体区中的P型杂质(例如B (硼)、A1 (铝)等等)的密度(掺杂密度)，阈值电压在数值上正偏移，以使MOSFET变成基本上常关型或变成常关型。另一方面，具有P沟道的MOSFET与n沟道的情况相反。即，通过提高n型体区中的n型杂质的密度，阈值电压在数值上负偏移，以使MOSFET变成基本上常关型或变成常关型。但是，当以此方式调整阈值电压时，不利的是沟道迁移率显著降低。这是因为具有这种提高的掺杂密度的掺杂剂致使电子发生显著散射。有鉴于此，例如将P型体区的掺杂密度设定为例如约I X IO16CnT3至约4 X IO16Cm'这使得在常规半导体器件中难于在保证足够的沟道迁移率的同时自由地设定阈值电压。特别地，不利的是难以使常规半导体器件变成基本上常关型或变成常关型。提出了本专利技术以解决上述问题，并且本专利技术的目的是提供一种碳化硅半导体器件，其在抑制沟道迁移率降低的同时在设定阈值电压时具有提高的自由度。问题的解决方案本专利技术的碳化硅半导体器件具有衬底、碳化硅层、栅极绝缘膜以及栅电极。衬底由具有六方晶体结构的碳化硅制成并具有主表面。碳化硅层外延形成在衬底的主表面上。碳化硅层设置有沟槽，该沟槽具有相对于主表面倾斜的侧壁。侧壁相对于10001}面具有不小于50°且不大于65°的偏离角。栅极绝缘膜设置在碳化硅层的侧壁上。栅电极设置在栅极绝缘膜上。碳化硅层包括体区，其具有第一导电类型，并且面对栅电极且其间插入栅绝缘膜极绝缘膜，以及ー对区域，其通过体区彼此分开且具有第二导电类型。体区具有5X IO16CnT3或更大的杂质密度。 根据该半导体器件，由栅电极控制的沟道形成在体区内的侧壁上。本专利技术人已经发现利用相对于{0001}面具有不小于50°且不大于65°的偏离角的该侧壁，即使在其中形成了沟道的体区具有5X IO16CnT3或更大的高杂质密度吋，也能够抑制沟道迁移率的降低。因此，根据该半导体器件，可以通过采用高杂质密度使阈值电压极大偏移，同时抑制沟道迁移率的降低。应注意，术语“杂质”是指在引入碳化硅时产生多数载流子的杂质。在半导体器件中，侧壁可以具有相对于〈01-10〉方向形成5°或更小的角度的偏离取向。以此方式，偏离取向基本上对应于〈01-10〉方向，因此侧壁的面取向变成接近{03-38}面。在这种情况下，本专利技术人已经发现特别可靠地获得上述功能和效果。在该半导体器件中，侧壁相对于〈01-10〉方向，相对于{03-38}面可以具有不小干-3°且不大于5°的偏离角。因此，可以进ー步提高沟道迁移率。此处，将偏离角设定为相对于{03-38}的面取向位于不小于-3°且不大于+5°是基于如下事实作为检查沟道迁移率和倾斜角之间的关系的结果，在该设定范围内获得特别高的沟道迁移率。此外，“在〈01-10〉方向上相对于{03-38}面的偏离角”是指由上述侧壁的法线到包括〈01-10〉方向和〈0001〉方向的平面上的正交投影与{03-38}面的法线而形成的角度。正值符号对应于该正交投影接近平行于〈01-10〉方向的情況，而负值符号对应于该正交投影接近平行于〈0001〉方向的情況。应注意到，侧壁更优选地具有基本上{03-38}的面取向。此处，考虑到侧壁的加工精度，“侧壁具有基本上103-38}的面取向”的表达方式g在包括侧壁的面取向包括在偏离角的范围内，以致可以基本上认为该面取向是{03-38}的情況。在该情况下，偏离角的范围例如是相对于103-38}为±2°的偏离角范围。因此，可以进ー步提高上述沟道迁移率。在该半导体器件中，侧壁可以与构成衬底的碳化硅的碳面侧的面对应。以此方式，可以进ー步提高沟道迁移率。这里，将六方晶体的单晶碳化硅的(0001)面定义为硅面，而将(000-1)面定义为碳面。换言之，当采用侧壁的偏离取向相对于〈01-10〉方向形成5°或更小的角度的构造时，可以通过采用该主表面以与接近(0-33-8)面的面对应来进ー步提高沟道迁移率。在该半导体器件中，体区可以具有I X 102°cm_3或更小的杂质密度。即使在将体区的杂质密度设定为I X 102°cm_3或更小吋，也能够以充分的自由度设定阈值电压。同时，如果采用超过IXlO2cicnT3的掺杂密度，则可能不利地劣化结晶度。半导体器件可以是常关型。根据本专利技术的半导体器件，即使在体区的掺杂密度增大至使得半导体器件用作常关型的程度时，也能够充分抑制沟道迁移率的降低。在该半导体器件中，栅电极可以由具有第一导电类型的多晶硅制成。即，当第一导电类型是P型时，栅电极可以由P型多晶硅制成，而当第一导电类型是n型时，栅电极可以由n型多晶硅制成。术语“p型多晶硅”是指其中多数载流子是正空穴的多晶硅，而术语“n型多晶硅”是指其中多数载流子是电子的多晶硅。以此方式，半导体器件可以容易地成为常关型。在该半导体器件中，栅电极可以由n型多晶硅制成。以此方式，可以提高半导体器件的开关速度。在该半导体器件中，栅极绝缘膜可以具有不小于25nm且不大于70nm的厚度。当栅极绝缘膜具有小于25nm的厚度时，在操作过程中可能发生介电击穿。另ー方面，当栅极绝缘膜的厚度超过70nm时，需要増大栅电压的绝对值。有鉴于此，将栅极绝缘膜的厚度设定为不小于25nm且不大于70nm,由此能够容易地解决上述问题。在该半导体器件中，第一导电类型可以是p型，且第二导电类型可以是n型。 SP，半导体器件可以是n沟道型。因此，可以提供对其可以容易地保证高迁移率的电子为多数载流子的半导体器件。在该半导体器件中，体区可以具有不小于8X IO16CnT3且不大于3X IO18CnT3的杂质密度。以此方式，可以在正常操作温度下获得约OV至约5V的阈值电压。这有助于利用本申请的半导体器件替代采用硅作为其材料的半导体器件，并且还能够使半导体器件稳定地本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：增田健良，日吉透，和田圭司，
申请(专利权)人：住友电气工业株式会社，
类型：
国别省市：