基于埋层N型阱的异质结1T-DRAM结构及其制备方法技术

本发明专利技术提供了一种基于埋层N型阱的异质结1T-DRAM结构及其制备方法，有效增大了体区与埋层N型阱之间、体区与源区之间的孔穴势垒，从而有效增大1T-DRAM单元的体电势的变化范围，进而有效增大其阈值电压的变化范围，使得读出的信号电流变大，即增大了信号裕度（margin）。同时，由于增大了体区与埋层N型阱之间、体区与源区之间的孔穴势垒，有效减小了体区与埋层N型阱之间、体区与源区之间的漏电流，增大了1T-DRAM的保留时间。另外，由于采用窄禁带的SiGe作为体区层和漏区，有效增大碰撞电离效应，以增大体区孔穴产生速率，增大1T-DRAM单元的读写速率。

【技术实现步骤摘要】

本专利技术涉及一种IT-DRAM结构及其制备方法，尤其涉及一种基于埋层N型阱的异质结IT-DRAM结构及其制备方法。
技术介绍
随着半导体集成电路器件特征尺寸的不断缩小，传统1T/1C嵌入式DRAM单元为了获得足够的存储电容量(一般要求30fF/cell),其电容制备工艺(stack capacitor或者deep-trench capacitor)将越来越复杂,并且与逻辑器件工艺兼容性越来越差。因此,与逻辑器件兼容性良好的无电容DRAM (Capacitorless DRAM)将在VLSI中高性能嵌入式DRAM领域具有良好发展前景。其中 lT_DRAM(one transistor dynamic random access memory)因其cell尺寸只有4F2而成为目前无电容DRAM的研究热点。 IT-DRAM 一般为一个SOI浮体(floating body) NM0SFET晶体管或者带埋层N型阱的NM0SFET晶体管，当对其体区充电，即体区孔穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底偏置效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其本文档来自技高网...

【技术保护点】
一种基于埋层N型阱的异质结1T？DRAM结构，其特征在于，包括底层硅、位于所述硅基底上方的埋层N型阱层、和位于所述埋层N型阱层上方的顶层硅；还包括有栅极和位于栅极两侧的浅沟槽，所述栅极位于所述顶层硅的上表面，所述浅沟槽上表面与所述顶层硅上表面处于同一平面，所述浅沟槽下底面位于所述埋层N型阱中；所述栅极与浅沟槽之间的体区层中分别为源区和漏区；其中，所述顶层硅材质为P型锗硅（SiGe），所述源区材质为N+型碳化硅（SiC），所述漏区材质为N+型SiGe，所述埋层N型阱层材质为N型SiC。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄晓橹，陈玉文，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：