半导体装置制造方法及图纸

本发明专利技术的目的在于提供一种反馈电容小、且开关损耗低的半导体装置。本发明专利技术的半导体装置具备：半导体基板（20）；漂移层（21），形成于半导体基板（20）表面上；第1阱区域（41），在漂移层（21）表面形成了多个；源极区域（80），是形成于各第1阱区域（41）表面的区域，将由该区域和漂移层（21）夹住的各第1阱区域（41）表面规定为沟道区域；栅电极（50），从沟道区域上到漂移层（21）上隔着栅极绝缘膜（30）形成；以及第2阱区域（43），在栅电极（50）下的漂移层（21）内部埋设，并且与相互相邻的各第1阱区域（41）的各个连接地形成。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置，特别涉及碳化硅半导体装置的反馈电容、导通损耗、开关损耗的降低。
技术介绍
在碳化硅半导体装置中，以往以来要求降低通电时的损耗(导通损耗)，并且降低在装置的开关时发生的损耗(开关损耗)。作为其解决方法，可以举出降低依赖于漏电极与栅电极的对置面积的反馈电容的例子。即，有如下手法如专利文献I所述，通过插入P提取区域来减少构成各单位单元的P基极层与P基极层之间(JFET区域)的面积。 另外，在作为专利文献I所示的碳化硅半导体装置的η沟道DMOS (DoubleDiffused M0S,双扩散M0S)中，对于构成各单位单元的p基极层,通过p提取区域使单元相互之间部分性地连接，经由P提取区域而与源电极短路。通过具有这样的构造，使被施加到元件的噪声还能够经由P提取区域而流入到通往源电极的通路，还能够提高元件的破坏耐量。进而，在元件整体中，P区域连续形成I个区域，所以局部的P基极层的电位上升被抑制，还能够提高元件的破坏耐量。专利文献I :日本特开平5 - 102487号公报
技术实现思路
但是，上述P提取区域是在P基极层的表面附近被连接，并且，从漂移层表面向漂移层里侧的方向延本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：三浦成久，中田修平，大塚健一，渡边昭裕，渡边宽，
申请(专利权)人：三菱电机株式会社，
类型：
国别省市：