用于三维晶体管应用的采用等离子体掺杂和蚀刻的选择性鳍成形工艺制造技术

一种半导体装置，包括：具有成型鳍和规则鳍的鳍式场效晶体管(FinFET)。成型鳍的顶部可以小于、大于、薄于、或短于规则鳍的顶部。成型鳍的底部和规则鳍的底部相同。FinFET可以具有仅一个或多个成型鳍、一个或多个规则鳍、或成型鳍和规则鳍的混合。将一个鳍成型的半导体制造工艺包括：形成一个鳍的光刻开口，可选地掺杂鳍的一部分，以及蚀刻鳍的一部分。本发明专利技术还提供了一种用于三维晶体管应用的采用等离子体掺杂和蚀刻的选择性鳍成形工艺。

【技术实现步骤摘要】

本专利技术一般地涉及集成电路器件，更具体地来说，涉及形成鳍式场效晶体管(finfield-effect transistors, FinFET)的结构和方法。
技术介绍
在快速发展的半导体制造业，互补金属氧化物半导体(complementary metaloxide semiconductor, CM0S)FinFET器件可用于很多逻辑和其他应用中，并且集成为各种不同类型的半导体器件。FinFET器件通常包括高纵横比的半导体鳍，在该半导体鳍中形成有晶体管的沟道和源极/漏极区域。沿着半导体鳍的一部分的侧面并在其上形成栅极。在FinFET器件内，沟道和源极/漏极区域的表面积增加使得半导体晶体管器件更快、更可靠并且更好控制。通过计算机辅助设计(computed-aided design, CAD)层来限定每个FinFET的边界开始应用于FinFET结构，新式的先进设计应运而生。由于制造工艺发展，出现越来越小的技术节点，原本采用较大技术节点设计的器件可以从采用较小技术节点制造中受益，如提高了性能和效率，并且减小了管芯的尺寸。同样，原本采用平面晶体管设计的器件也可以通过采用FinFET器件制造获益。然而，因为应用于平面结构布局的设计规则和应用于FinFET器件布局的设计规则不同，所以手工实现器件由平面布局到FinFET器件布局的转换部分是资源高度密集的过程，可能无异于创建新设计。对于已经使用平面晶体管制造的产品，要寻求形成至少与平面晶体管电气等效的FinFET器件的转换方法。因此，要继续寻求自动将旧的平面结构布局转换为FinFET结构布局的改进方法。
技术实现思路
为了解决现有技术 中所存在的问题，根据本专利技术的一个方面，提供了一种装置，包括半导体衬底；以及多个鳍式场效晶体管(FinFET)，位于所述衬底上，所述FinFET具有至少一个鳍；其中，所述多个FinFET中的至少一个包括至少一个成型鳍。在该装置中，所述至少一个成型鳍小于相同FinFET的其他鳍。在该装置中，所述至少一个成型鳍是不邻近设置的两个或多个鳍。在该装置中，所述至少一个成型鳍的一部分比相同FinFET的其他鳍更薄。在该装置中，所述至少一个成型鳍大于相同FinFET的其他鳍。在该装置中，所述多个FinFET中的至少一个的一部分是单鳍FinFET。在该装置中，所述多个FinFET中的至少一个的一部分包括至少一个第一形状的成型鳍，所述多个FinFET的至少一个的另一部分包括至少一个第二形状的成型鳍，并且其中，所述第一形状和所述第二形状不同。在该装置中，所述至少一个成型鳍具有倾斜侧壁。根据本专利技术的另一方面，提供了一种鳍式场效晶体管(FinFET)，包括半导体衬底；多个鳍，位于所述衬底上，包括一个或多个规则鳍和一个或多个成型鳍，其中，所述规则鳍和所述成型鳍的顶部形状不同；以及氧化层，位于所述半导体衬底上，嵌入所述多个鳍的底部，其中，所述多个鳍的嵌入底部具有基本上相同的形状。在该晶体管中，所述一个或多个成型鳍包括至少一个第一形状的成型鳍和至少一个第二形状的成型鳍。在该晶体管中，所述一个或多个成型鳍小于所述一个或多个规则鳍。在该晶体管中，所述一个或多个成型鳍大于所述一个或多个规则鳍。在该晶体管中，所述一个或多个成型鳍中的每一个均只邻近于所述一个或多个规则鳍，使晶体管中邻近的鳍之间的间隔相同。在该晶体管中，所述多个鳍和所述半导体衬底的材料相同。根据本专利技术的又一方面，提供了一种形成鳍式场效晶体管(FinFET)的方法，所述方法包括在半导体衬底上形成多个部分地嵌入在浅沟槽隔离(STI)层中的鳍；图案化所述多个鳍上方的光刻胶层，以形成一个或多个暴露出单个鳍的开口 ；以及将暴露出的所述单个鳍成型。在该方法中，将暴露出的所述单个鳍成型包括利用掺杂剂掺杂暴露出的所述单个鳍的一部分，以及去除暴露出的所述单个鳍的掺杂部分。在该方法中，将暴露出的所述单个鳍成型包括蚀刻暴露出的所述单个鳍的一部分。 在该方法中 ，所述去除步骤包括蚀刻。根据本专利技术的又一方面，提供了一种形成鳍式场效晶体管(FinFET)的方法，所述方法包括在半导体衬底上形成多个部分地嵌入在浅沟槽隔离(STI)层中的鳍；在所述STI层上方沉积介电层，以完全覆盖所述多个鳍；图案化所述介电层上方的光刻胶层，以在单个鳍上方形成一个或多个开口 ；蚀刻穿透所述介电层，以暴露出单个鳍；去除所述光刻胶层；以及将暴露出的所述单个鳍成型。在该方法中，将暴露出的所述单个鳍成型包括外延生长鳍材料。附图说明当结合附图进行阅读时，根据下面详细的描述可以最好地理解本专利技术的特征。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1示出了鳍式场效晶体管(FinFET)。图2示出了根据本专利技术的各个实施例的制造FinFET器件的方法的流程图。图3A和图3B示出了根据本专利技术的各个实施例的部分制造完成的FinFET器件。图4A、图5A和图6A示出了根据本专利技术的鳍短化的实施例。图4B、图5B和图6B示出了根据本专利技术的鳍薄化的实施例。图7、图8和图10示出了根据本专利技术的各个实施例的鳍形成工艺。图9A和图9B示出了根据本专利技术的各个实施例的鳍成形工艺。具体实施方式以下详细讨论了说明性的实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的创造性概念。以下描述元件和布置的特定示例以简化本公开。当然这些仅仅是示例并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一部件和第二部件之间的实施例，使得第一和第二部件不直接接触。当然描述会具体阐述部件是否互相直接接触。另外，本公开可能在各个例子中重复参考数字和/或字母。所讨论的具体实施例仅仅是说明性的且并不限定本专利技术的范围。FinFET器件采用大致为矩形的鳍结构，通常用两种方法中的一种形成。在一种方法中，浅沟槽隔离(shallow trench isolation, STI)部件105首先形成在体娃材料上,如图1所示的衬底101。STI部件之间的沟槽底部暴露出体硅。然后，通过采用例如外延工艺，在沟槽里生长硅，以形成鳍103。一旦达到所需的鳍高度，蚀刻STI 105至低于鳍顶部的水平面，以暴露出部分鳍。鳍的暴露部分是顶部107，内嵌部分是底部109。体硅材料101可以是娃衬底或者沉积娃，如绝缘体上娃(silicon-on-1nsulator, SOI),在SOI和下面的娃衬底之间有阻挡氧化物(barrier oxide, BOX)层。采用此种方法，STI部件限定了鳍的尺寸和形状。根据沟槽形成时所使用的蚀刻参数，鳍可能具有多种大致为矩形的形状，包括如图1所示的底部有微小的角度的鳍。在另一种方法中，通过首先对体硅进行图案化并且在该体硅上沉积硬掩模层，从而把衬底上的体硅蚀刻成矩形鳍形状。硬掩模形成了覆盖在鳍顶部的图案。然后，蚀刻体硅，在覆盖着硬掩模层的区域之间形成沟槽。通过沉积绝缘材料(通常是氧化硅)，沟槽形成浅沟槽隔离(STI)部件105。绝缘材料通常过量沉积以完全覆盖鳍103和可选的硬掩模层(如果尚未去除)。将绝本文档来自技高网...

【技术保护点】
一种装置，包括：半导体衬底；以及多个鳍式场效晶体管(FinFET)，位于所述衬底上，所述FinFET具有至少一个鳍；其中，所述多个FinFET中的至少一个包括至少一个成型鳍。

【技术特征摘要】
2011.10.14 US 13/273,5271.一种装置，包括 半导体衬底；以及 多个鳍式场效晶体管(FinFET)，位于所述衬底上，所述FinFET具有至少一个鳍； 其中，所述多个FinFET中的至少一个包括至少一个成型鳍。2.根据权利要求1所述的装置，其中，所述至少一个成型鳍小于相同FinFET的其他鳍。3.根据权利要求2所述的装置，其中，所述至少一个成型鳍是不邻近设置的两个或多个鳍。4.根据权利要求1所述的装置，其中，所述至少一个成型鳍的一部分比相同FinFET的其他鳍更薄。5.根据权利要求1所述的装置，其中，所述至少一个成型鳍大于相同FinFET的其他鳍。6.根据权利要求1所述的装置，其中，所述多个FinFET中的至少一个的一部分是单鳍FinFET。7.根据权利要求1所述的装置，其中，所述多个FinFET中的至少一个的一部分包括至少一个第一形状的成...

【专利技术属性】
技术研发人员：万幸仁，叶凌彦，施启元，林以唐，张智胜，刘继文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：