形成半导体器件结构的方法技术

提供了一种形成半导体器件结构的方法，半导体器件结构包括在衬底上方形成膜。半导体器件结构包括在膜上方形成第一掩模层。半导体器件结构包括在第一掩模层上方形成第二掩模层。第二掩模层暴露出第一掩模层的第一部分。半导体器件结构包括实施等离子体蚀刻和沉积工艺以去除第一掩模层的第一部分和以在第二掩模层的第一侧壁的上方形成保护层。在等离子体蚀刻和沉积工艺之后，第一掩模层暴露出膜的第二部分。半导体器件结构包括将第一掩模层和第二掩模层用作蚀刻掩模去除第二部分。本发明专利技术实施例涉及形成半导体器件结构的方法。

【技术实现步骤摘要】

本专利技术实施例涉及形成半导体器件结构的方法。
技术介绍
半导体集成电路(IC)产业经历了快速发展。IC材料和设计中的技术进步已经产生了数代的IC。每代IC都具有比上一代IC更小和更复杂的电路。然而，这些进步增加了加工和生产IC的复杂度。在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小的元件(或线))却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。然而，由于部件尺寸持续降低，制造工艺持续变得难以实施。因此，在越来越小的尺寸上形成可靠的半导体器件是一种挑战。
技术实现思路
根据本专利技术的一些实施例，提供了一种形成半导体器件结构的方法，包括：在衬底上方形成膜；在所述膜上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；实施等离子体蚀刻和沉积工艺以去除所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层，其中，在所述等离子体蚀刻和沉积工艺之后，所述第一掩模层暴露出所述膜的第二部分；以及将所述第一掩模层和所述第二掩模层用作蚀刻掩模去除所述第二部分。根据本专利技术的另一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成膜；在所述膜上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；实施等离子体蚀刻和沉积工艺以去除所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层，其中，在所述等离子体蚀刻和沉积工艺之后，所述第一掩模层暴露出所述膜的第二部分；去除所述保护层；以及将所述第一掩模层和所述第二掩模层用作蚀刻掩模，去除所述膜的第二部分。根据本专利技术的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成膜；在所述膜上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；实施等离子体蚀刻和沉积工艺以减薄所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层；去除所述保护层和所述第一掩模层的第一部分，其中，在去除所述第一掩模层的第一部分之后，所述第一掩模层暴露出所述膜的第二部分；以及将所述第一掩模层和所述第二掩模层用作蚀刻掩模，去除所述膜的第二部分。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增大或减小。图1A至图1H是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图2是图1C的半导体器件结构的顶视图。图3A至图3F是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图4A至图4G是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图5是图4A的半导体器件结构的顶视图。具体实施方式以下公开内容提供了许多不同的实施例或实例以实现本专利技术的不同特征。下面将描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不旨在限定本专利技术。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。应当理解，可以在该方法之前、期间或之后提供额外的操作，并且对于该方法的其他实施例，描述的一些操作可以被取代或消除。图1A至图1H是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图2是根据一些实施例的图1C的半导体器件结构的顶视图。如图1A所示，提供衬底110。根据一些实施例，衬底110包括半导体晶圆(诸如硅晶圆)或半导体晶圆的一部分。在一些实施例中，衬底110是由包括单晶、多晶或非晶态结构中的硅或锗的元素半导体材料制成的。在一些其他实施例中，衬底110是由诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟的化合物半导体制成的，以及诸如SiGe或GaAsP或它们的组合的合金半导体制成的。衬底110还包括多层半导体，半导体上绝缘体(SOI)(诸如绝缘体上硅或绝缘体上锗)，或它们的组合。如图1A所示，隔离结构120形成在衬底110中以限定衬底110的各个有源区域112和以将周围的器件(例如，晶体管)彼此电隔离。隔离结构120围绕有源区域112。根据一些实施例，隔离结构120是由介电材料制成的。根据一些实施例，介电材料包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)，低k介电材料，其他合适的材料，或它们的组合。根据一些实施例，隔离结构120采用隔离技术形成，诸如半导体的局部氧化(LOCOS)、浅沟槽隔离(STI)等。在一些实施例中，该隔离结构120的形成包括：由光刻工艺图案化衬底110，在衬底110中蚀刻沟槽(例如，通过使用干法蚀刻、湿法蚀刻、或等离子体蚀刻工艺，或它们的组合)，并以介电材料填充槽(例如，通过利用化学汽相沉积工艺)。在一些实施例中，填充的沟槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。如图1A所示，根据一些实施例，栅极介电层130形成在衬底110和隔离结构120上方。根据一些实施例，栅极介电层130是由氧化硅、氮化硅、高介电常数的材料(高k材料)，或它们的组合制成的。根据一些实施例，使用化学汽相沉积工艺或物理汽相沉积工艺形成栅极介电层130。如图1A所示，根据一些实施例，在栅极介电层130上方形成栅极材料层140a。根据一些实施例，栅极材料层140a是由多晶硅或其他合适的材料制成的。根据一些实施例，利用化学汽相沉积工艺或物理汽相沉积工艺形成栅极材料层140a。如图1A所示，根据一些实施例，在栅极材料层140a上方形成膜150。根据一些实施例，该膜150在随后实施的蚀刻工艺中配置成硬掩模层。根据一些实施例，膜150包括氧化硅、氮化硅(例如，Si3N4),SiON,SiC,SiOC,其组合，或其他合适的材料。可以通过化学汽相沉积(CVD)，物理汽相沉积(PVD)、原子层沉积(ALD)，旋涂，或其他适用的工艺形成膜150。如图1A所示，根据一些实施例，在膜150上方形成抗反射层160。根据一些实施例，抗反射层160也被称为掩模层。抗反射层160包括聚合物材料(如底部抗反射涂层材料)或另一种合适的材料。抗反射层160是使用旋涂工艺或另一个合适的工艺形成的。如图1A所示，根据一些实施例，在抗反射层160上方形成掩模层170。根据一些实施例，掩本文档来自技高网...

【技术保护点】
一种形成半导体器件结构的方法，包括：在衬底上方形成膜；在所述膜上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；实施等离子体蚀刻和沉积工艺以去除所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层，其中，在所述等离子体蚀刻和沉积工艺之后，所述第一掩模层暴露出所述膜的第二部分；以及将所述第一掩模层和所述第二掩模层用作蚀刻掩模去除所述第二部分。

【技术特征摘要】
2015.09.30 US 14/871,2561.一种形成半导体器件结构的方法，包括：在衬底上方形成膜；在所述膜上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；实施等离子体蚀刻和沉积工艺以去除所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层，其中，在所述等离子体蚀刻和沉积工艺之后，所述第一掩模层暴露出所述膜的第二部分；以及将所述第一掩模层和所述第二掩模层用作蚀刻掩模去除所述第二部分。2.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述第一掩模层包括抗反射层，并且所述第二掩模层包括光刻胶层。3.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：在形成所述膜之前，在所述衬底上方形成半导体层，其中，所述膜形成在所述半导体层上方；以及在去除所述膜的第二部分之后，去除通过所述膜暴露的所述半导体层。4.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述保护层覆盖所述第一掩模层的第二侧壁。5.根据权利要求4所述的用于形成半导体器件结构的方法，其中，所述保护层连续地覆盖所述第一侧壁和所述第二侧壁。6.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述等离子体蚀刻和沉积工艺使用包括CHF3、CH2F2、CH3F...

【专利技术属性】
技术研发人员：廖耕颍，曾重宾，陈柏仁，陈益弘，陈怡杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71