本发明专利技术揭示存储器及其形成。一个此种存储器具有：在所述存储器的第一垂直层级处的第一及第二存储器单元；在所述存储器的第二垂直层级处的第一及第二存储器单元；选择性地耦合到在所述第一及第二垂直层级处的所述第一存储器单元的第一数据线；及在所述第一数据线上方且选择性地耦合到在所述第一及第二垂直层级处的所述第二存储器单元的第二数据线。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体来说涉及存储器，且特定来说在一个或一个以上实施例中，本专利技术涉及存储器及其形成。
技术介绍
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。快闪存储器装置已发展成为用于广泛的电子应用的非易失性存储器的普遍来源。 非易失性存储器是可在不施加电力的情况下将其数据值保持达某一延长周期的存储器。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(有时其称为写入)或其它物理现象(例如，相变或极化)，所述单元的阈值电压的改变确定每一单元的数据值。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话及可装卸式存储器模块，且非易失性存储器的用途不断扩充。NAND快闪存储器装置是常见类型的快闪存储器装置，如此称谓是因为布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器装置的存储器单元阵列经布置以使得所述阵列的一行的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。所述阵列的各列包含源极到漏极地一起串联连接在一对选择线(源极选择线与漏极选择线)之间的存储器单元串(经常称为NAND串)。一“列”指代共同地耦合到局部数据线(例如局部位线)的存储器单元群组。其不需要任何特定定向或线性关系，而指代代存储器单元与数据线之间的逻辑关系。所述源极选择线包含在NAND串与所述源极选择线之间的每一相交点处的源极选择栅极，且所述漏极选择线包含在NAND串与所述漏极选择线之间的每一相交点处的漏极选择栅极。每一源极选择栅极连接到源极线，而每一漏极选择栅极连接到数据线，例如列位线。为使存储器制造商保持竞争力，存储器设计者不断尝试增加存储器装置的密度。增加快闪存储器装置的密度通常需要减小存储器单元之间的间隔及/或使存储器单元变得更小。一些装置元件的较小尺寸可能导致关于单元的操作问题。举例来说，源极/漏极区之间的沟道变得更短，从而可能导致严重的短沟道效应。—种增加存储器装置的密度的方式是形成堆叠式存储器阵列，例如通常称为三维存储器阵列。举例来说，一种类型的三维存储器阵列包含彼此上下垂直堆叠的多个传统“二维”阵列，例如NAND存储器阵列，其中每一存储器阵列的存储器单元是蓝宝石上硅晶体管、绝缘体上硅晶体管、薄膜晶体管、热电聚合物晶体管、半导体-氧化物-氮化物-氧化物-半导体晶体管等等。另一类型的三维存储器阵列包含堆叠式存储器元件的柱，例如垂直NAND串O出于上述原因且出于所属领域的技术人员在阅读及理解本说明书后将显而易见的下述其它原因，此项技术中需要替代的堆叠式(例如，三维)存储器阵列
技术实现思路
附图说明图I是根据一实施例的存储器系统的简化框图。图2是根据另一实施例的堆叠式NAND存储器阵列的示意图。图3A到3C是根据另一实施例的在各种制作阶段期间的存储器阵列的一部分的平面图。图4是根据另一实施例的沿图3C的线4-4截取的横截面图。图5是根据另一实施例的沿图3C的线5-5截取的横截面图。 图6是根据另一实施例的沿图3C的线6-6截取的横截面图。具体实施例方式在以下详细描述中，参考形成本文一部分的附图，且在所述附图中以图解说明方式展示若干特定实施例。在图式中，在所有数个视图中相似编号描述大致类似的组件。可利用其它实施例，且可在不背离本专利技术范围的前提下做出结构、逻辑及电改变。因此，以下详细描述不应视为限制意义，且本专利技术的范围仅由所附权利要求书及其等效内容界定。术语半导体可指代(举例来说)材料层、晶片或衬底，且包含任一基底半导体结构。“半导体”应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂及未掺杂半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，当在以下描述中提及半导体时，可能已利用先前工艺步骤在基底半导体结构中形成区/结，且术语半导体可包含含有此些区/结的下伏层。因此，不应将以下详细描述视为限制性意义。图I是根据一实施例的作为电子系统的部分的与处理器130通信的NAND快闪存储器装置100的简化框图。处理器130可为存储器控制器或其它外部主机装置。根据本专利技术的实施例，存储器装置100包含存储器单元阵列104。举例来说，存储器阵列104可为根据所揭示实施例形成且在多个不同垂直层级中的每一者处具有一个或一个以上准二维(例如，两个“二维”)存储器单元阵列且具有位于所述存储器单元阵列下方并与其耦合的数据线(例如，位线)的堆叠式(例如，三维)存储器阵列。此些堆叠式存储器阵列可称为多层级(例如，多层)存储器阵列。提供行解码器108及列解码器110以解码地址信号。接收并解码地址信号以存取存储器阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路112以及行解码器108及列解码器110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。控制逻辑116响应于所述命令而控制对存储器阵列104的存取，且产生用于外部处理器130的状态信息。控制逻辑116与行解码器108及列解码器110通信以响应于所述地址而控制行解码器108及列解码器110。控制逻辑116还与高速缓冲存储器寄存器118通信。高速缓冲存储器寄存器118在控制逻辑116的引导下锁存数据(传入或传出)以在存储器阵列104正分别忙于写入或读取其它数据时暂时地存储数据。在写入操作期间，将数据从高速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器阵列104 ;接着将新数据从I/O控制电路112锁存于高速缓冲存储器寄存器118中。在读取操作期间，将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以供输出到外部处理器130 ;接着将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。状态寄存器122与I/O控制电路112及控制逻辑116通信以锁存状态信息以供输出到处理器130。 存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可包含至少芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE及写入启用WE#。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)并经由I/O总线134将数据输出到处理器130。举例来说，经由输入/输出(I/O)总线134的I/O引脚在I/O控制电路112处接收命令并将其写入到命令寄存器124中。经由总线134的输入/输出(I/O)引脚在I/O控制电路112处接收地址并将其写入到地址寄存器114中。经由8位装置的输入/输出(I/O)引脚或16位装置的输入/输出(I/O)引本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：山·D·唐，尼尚特·辛哈，
申请(专利权)人：美光科技公司，
类型：
国别省市：
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