半导体装置和层叠式半导体装置制造方法及图纸

本发明专利技术提供一种半导体装置，包括：TSV，TSV被形成为与另一个芯片电连接；以及TSV测试单元，TSV测试单元被配置成检查TSV的电容分量以产生TSV异常信号。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置，更具体而言涉及ー种具有TSV(穿通硅通孔)的半导体装置。
技术介绍
在大多数电子系统中用作存储装置的半导体存储器的容量与速度已稳定提高。已作出多种尝试以将提高了容量的存储器安装在更小的面积内并有效地驱动存储器。为了改善半导体存储器的集成度，采用了层叠有多个存储芯片的三维(3D)布局来取代现有的ニ维(2D)布局。随着存储器趋向更高的集成度和更高的容量，将会越来越多地使用3D布局以增加半导体存储器件的容量并减小半导体存储器件的尺寸。在3D布局结构中已使用穿通娃通孔(TSV)型。已米用TSV型作为用于克服由于与模块上的控制器的距离所导致的传输速度恶化、数据带宽不足、以及由于封装中的变化而造成的传输速率恶化的替代方案。在TSV型中，路径被定义成贯穿多个存储芯片，且在所述路径中形成有电极，使得各个存储芯片与控制器能够彼此通信。在采用TSV型的层叠式半导体存储装置中，不需要在SIP型或POP型中所使用的引线、子封装和封装球，而是以具有贯穿多个存储芯片的路径的方式将电极直接连接在控制器之上。在贯穿多个存储芯片的路径之间形成有凸块，以将所述多个存储芯片彼此电连接以及电连接至控制器。图I是说明在半导体器件中形成TSV时可能出现的加工错误的示意性截面图。图I不出用于形成TSV的金属层10、电介质层20和晶片层30。尽管图I未示出，但连接层(未示出)可以电连接至金属层10的上端和下端。连接层由用于将TSV与另ー个TSV或控制器连接的导电物质形成。通常，连接层由凸块构成。图I的(a)示出TSV正常形成在半导体芯片中的情况。參见图I的(a)，路径被定义成贯穿晶片层30，在所述路径中正常地形成了由金属性物质制成的金属层10。在TSV中，为了将金属层10与晶片层30彼此隔离开，在金属层10与晶片层30之间形成诸如氧化物的电介质层20。图I的(b)和(C)示出金属层10异常地形成在被电介质层20包围的路径中的情况。如果用于形成TSV的エ艺条件发生变化，则在将金属层10填充在被电介质层20包围的路径中的过程期间可能异常地形成金属层10。在金属层10形成具有如图I的(b)所示的开放式间隙的情况下，在电极el与电极e2之间不会产生电流路径。因此，如图I的(b)所形成的TSV不能传送信号。在金属层10形成具有如图I的(C)所示的空隙式间隙的情况下，虽然在电极e3与电极e4之间产生电流路径，但电流路径由于所述空隙式间隙的存在而具有大的电阻值。因此，如图I的(C)所形成的TSV不能稳定地传送信号。图2是说明在连接形成具有TSV的芯片时可能出现的加工错误的示意性截面图。參见图2，形成有三个TSV的第一芯片201和第二芯片202彼此连接。凸块203形成在各个芯片201和202的TSV的两端以与TSV电连接。 图2的(d)示出要与TSV连接的凸块正常地形成以使第一芯片201的TSV和第二芯片202的TSV彼此正常连接的情況。參见图2的(d)，示出了与第一芯片201的TSV连接的凸块203-1以及与第二芯片202的TSV连接的凸块203-2彼此正常连接。因此，如图2的(d)所示形成的第一芯片201的TSV和第二芯片202的TSV彼此电连接，且能够彼此正常通信。图2的(e)和(f)示出与TSV连接的凸块异常地形成使得出现加工错误。參见图2的(e)，与第二芯片202的TSV连接的凸块203-4由于移位而异常地形成。因此，与第一芯片201的TSV连接的凸块203-3以及与第二芯片202的TSV连接的凸块203-4可能未彼此电连接，或者即使它们彼此电连接，也由于来自偏移的凸块203-3和203-4的高电阻而使它们无法正常地实施信号通信。參见图2的(f)，示出了在第二芯片202的TSV上未形成凸块。因此，由于与第一芯片201的TSV连接的凸块203-5无法与第二芯片202的TSV电连接，因此无法实施信号通信。如从图I和图2可以看出，在半导体芯片中形成TSV的过程中或在将形成具有TSV的多个芯片彼此连接的过程中可能造成加工错误。如果对在半导体芯片中形成TSV的过程中或在将形成具有TSV的多个芯片彼此连接的过程中出现加工错误的产品继续执行后续的エ艺，则制造良品率会降低，生产率恶化，且导致额外的成本。
技术实现思路
本专利技术提供ー种能够检查TSV是否正常形成的半导体装置。本专利技术提供ー种能够检查具有TSV的多个芯片是否正常连接的层叠式半导体装置。在本专利技术的一个实施例中，一种半导体装置包括TSV，所述TSV被形成为与另一芯片电连接；以及TSV测试单元，所述TSV测试单元被配置成检查所述TSV的电容分量以产生TSV异常信号。在本专利技术的另ー个实施例中，一种层叠式半导体装置包括第一芯片，所述第一芯片具有连接在第一节点与第二节点之间的第一 TSV ;第二芯片，所述第二芯片具有连接在第三节点与第四节点之间的第二 TSV;以及连接単元，所述连接単元被配置成将第二节点与第三节点彼此电连接。所述第一芯片包括第一 TSV测试单元，所述第一 TSV测试单元被配置成在单TSV测试模式下检查第一 TSV的电容值且产生第一单测试結果，以及在层叠TSV测试模式下将电源电压供应给第一节点。第二芯片包括第二 TSV测试单元，所述第二 TSV测试单元被配置成在单TSV测试模式下检查第二 TSV的电容值且产生第二单测试結果，以及在层叠TSV测试模式下将第三节点与第五节点彼此电连接。附图说明结合附图描述本专利技术的特征、方面以及实施例图I是说明在半导体器件中形成TSV时可能出现的加工错误的示意性截面图；图2是说明在连接形成具有TSV的芯片时可能出现的加工错误的示意性截面图；图3是说明根据本专利技术的一个实施例的示例性半导体装置的示意图； 图4是说明图3所示的半导体装置的示例性操作原理的详细电路图；图5是说明图4所示的TSV测试单元的操作的时序图；图6是说明图3和图4所示的输出单元的一个示例性实施例的电路图；图7是说明根据本专利技术的另ー个实施例的示例性层叠式半导体装置的示意图；图8是说明图7所示的第一 TSV测试单元的一个示例实施例的框图；图9是说明图7和图8所示的第一 TSV测试单元的一个示例实施例的电路图；图10是说明图7所示的第二 TSV测试单元的一个示例实施例的框图；图11是说明图7和图10所示的第二 TSV测试单元的一个示例实施例的电路图；图12是说明图7所示的第一芯片的ー个示例实施例的框图；图13是说明图12所示的输出单元的一个示例实施例的电路图；图14是说明图7所示的第二芯片的ー个示例实施例的框图；图15是说明图14所示的控制单元的一个示例实施例的电路图；以及图16是说明能够如图7所示的第一 TSV测试单元来操作以及如图7所示的第二TSV测试单元来操作的示例性半导体装置的电路图。具体实施例方式下面将參照附图通过示例性实施例说明根据本专利技术的半导体装置和层叠式半导体装置。将对激活的信号和去激活的信号做各种标记。在正逻辑中，激活的信号表示信号被断言(assert)到高电压电平，而去激活的信号表示信号被去断言(deassert)到低电压电平。同样地，在负逻辑中，激活的信号表示信号被断言到低电压电平，而去激活的信号表示信号被去断言到高电压电平。然而，本专利技术并非受限于此种方式。术语“本文档来自技高网...

【技术保护点】
一种半导体装置，包括：TSV，所述TSV被形成为与另一芯片电连接；以及TSV测试单元，所述TSV测试单元被配置成检查所述TSV的电容分量以产生TSV异常信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郑椿锡，李在眞，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：