低导通电阻的半导体装置及其制造方法制造方法及图纸

本发明专利技术公开了一种低导通电阻的半导体装置，该半导体装置具有由邻近于厚介电层的薄介电层所定义的双介电层结构；特别地，提供具有包括邻近于薄氧化/厚氧化层的薄栅极氧化层的双栅极氧化层结构的高电压金属氧化物半导体晶体管；这样的结构可用于延伸漏极金属氧化物半导体场效晶体管、横向扩散金属氧化场效晶体管或任何高电压金属氧化物半导体晶体管。本发明专利技术还公开了一种制造延伸漏极金属氧化物半导体场效晶体管装置的方法。

【技术实现步骤摘要】

本申请案要求享有2013年3月12日提出的美国临时申请案61/776，835的权益，其中该申请案内容在这里都被全部引入作为参考。 本专利技术是有关具增加特征导通电阻的半导体装置及其制造方法。本特别地，本专利技术是有关具有此装置特性的高电压金属氧化物半导体晶体管。本专利技术可延伸至浮栅半导体 >J-U ρ?α装直。
技术介绍
图1为已知的延伸漏极金属氧化物半导体场效晶体管(EDM0SFET)的剖面图。金属氧化物半导体通常包括栅极区80、源极区90以及漏极区95。本示范图的金属氧化物半导体晶体管I被配置在具有沿着衬底10配置的深N型阱25的衬底10上。衬底10可以是P型衬底、用于N通道金属氧化物半导体晶体管的P型后栅极、N型衬底或用于P通道金属氧化物半导体晶体管的N型后栅极。 P型阱30被配置在源极区90的深N型阱25中。P掺杂源极区35与N掺杂源极区40被配置在P型阱30中且定义出源极区90的接触区。N掺杂漏极区45定义出漏极区95的接触区。介电层60可以是定义漏极区95的接触区域与源极区90的接触区的界线的场氧化层。导电层70可以是被配置在横跨介电层60的一部分与场氧化层50的多晶娃层。 金属氧化物半导体晶体管具有三种根据终端电压而定的运作模式。例如，金属氧化物半导体晶体管具有终端电压vg(栅极终端电压)、vs(源极终端电压)以及vd(漏极终端电压)。当栅极与源极之间的偏压电压Vgs小于金属氧化物半导体晶体管的阈值电压Vth时，N通道金属氧化物半导体以截止模式(cutof fmode)运作。在截止模式中，通道不会增加，通道区中的电流Ids为零。 当偏压电压Vgs超过阈值电压Vth时，只要通道电压Vds不超过饱和电压Vds, sat，则N通道金属氧化物半导体以线性模式(linear mode)运作。饱和电压通常定义为偏压电压Vgs减去阈值电压Vth。当N通道金属氧化物半导体处于线性模式时，电流Ids随着通道电压Vds增长。最后，当通道电压Vds超过饱和电压Vds,sat时，通道夹止(pinch off)且电流饱和。当N通道金属氧化物半导体晶体管处于这种饱和模式时，Ids独立于Vds。 相较于侧向扩散金属氧化物半导体场效晶体管(LDM0SFET)，延伸漏极金属氧化物半导体场效晶体管(EDM0SFET)的特征是相对高的特征导通电阻(RON)。然而，对比于LDMOSFET, EDM0SFET的特征在于具有数量较少的遮蔽层。一般来说，经由降低漂移区的掺杂浓度或增加漂移区长度，可提升EDM0SFET与LDMOSFET的击穿电压。这样会增加特定导通电阻。此方法会提高半导体结构的特定导通电阻(Ron, sp),使得BVdss与Ron, sp无法同时改善。
技术实现思路
本案的装置的实施例提供具有增加的击穿电压但不改变装置的特定导通电阻的半导体装置。本案的装置的实施例提供具有减少的特定导通电阻但不影响装置的击穿电压的半导体装置。 本专利技术的一面向提供的半导体装置包括具有邻近于厚介电层的薄介电层的双介电层、被配置在厚介电层上的绝缘层以及可沿着具有阶层部分的薄介电层被配置的第一导电层，阶层部分至少有一部份沿着绝缘层被配置。 在本专利技术的实施例中，半导体装置可包括第二导电层。例如，根据本专利技术的某些实施例，第二导电层可被配置在第一导电层与绝缘层的一部份上方，而中界导电氧化层可配置在第二导电层与第一导电层以及绝缘层的一部份之间。 [0011 ] 在本专利技术的某些实施例中，薄介电层可为薄栅极氧化层且厚介电层可为厚栅极氧化层。更依据这个实施例，厚栅极氧化层、绝缘层与第二多晶硅层边缘上的中界导电氧化层的厚度可在从370 A至1880 A的范围内。 根据本专利技术的某些实施例，第一导电层及/或第二导电层可包括多晶硅。在本专利技术的某些实施例中，中界导电氧化层是使用高温氧氧化沉积方法所配置的氧化层。 本专利技术的一面向提供的高电压金属氧化物半导体(HVMOS)晶体管包括衬底、沿着衬底配置的双栅极氧化物结构以及双导电层结构。根据本专利技术的实施例，双栅极氧化物结构具有邻近于厚栅极氧化层的薄栅极氧化层以及被配置在厚栅极氧化层上的绝缘层。 在本专利技术的某些实施例中，两层导电层结构包括沿着具有至少有部分沿着绝缘层被配置的阶层部分的薄栅极氧化层被配置的第一导电层、被配置在第一导电层与绝缘层的一部分上的第二导电层以及被配置在第二导电层与第一导电层及绝缘层的该部分之间的中界导电氧化层。在本专利技术的某些实施例中，HVMOS晶体管的中界导电氧化层包括高温氧化物。 在本专利技术的实施例中，HVMOS晶体管更包括被配置在两层导电层结构与被配置在N-阱中的P型注入下方的衬底中的f阱。根据本专利技术的实施例，P型注入的P型离子选自像是容易向外扩散的P型离子。更依据本专利技术的这个实施例，P型注入中的掺杂浓度在从5 X 11Vcm2 至 I X 11Vcm2 的范围中。 根据本专利技术的实施例，HVMOS晶体管具有的有效通道长度的减少在从0.2μπι至I μ m的范围中，其是对照于没有双栅极氧化物结构、P型注入以及N—阱的HVMOS晶体管。 在本专利技术的其他实施例中，HVMOS晶体管更包括N型掺杂漏极(NDD)区，其被配置在延伸自漏极区至该两层导电层结构下方处的衬底中。更依据这个实施例，本专利技术的HVMOS晶体管具有的有效通道长度的减少在从0.2 μ m至I μ m的范围中，其是对照于没有双栅极氧化物结构以及NDD区的HVMOS晶体管 在本专利技术的实施例中，HVMOS晶体管没有类饱和区(quas1-saturat1n)。在本专利技术的某些实施例中，漏极-源极电流相对于漏极-源极电压的斜率在建立的转移区于饱和区的直线斜率之间为至少6X 10_5安培/微米-伏特。 依然在本专利技术的其他实施例中，HVMOS晶体管更包括N—注入，其被配置在延伸自横跨N型阱的上端部分与N掺杂漏极区至厚栅极氧化层下方处终止的衬底中。在本专利技术的某些实施例中，N_注入于第二导电层的边缘对准中界导电氧化层与隔离层处的两层导电层结构下方处终止。 依然在本专利技术的其他实施例中，衬底包括P体区、各自被配置在P体区中并定义出源极区的接触区的P掺杂源极区及N掺杂源极区。 依然在本专利技术的其他实施例中，HVMOS晶体管更可包括具有定义出源极区的接触区的P掺杂源极区以及N掺杂源极区的P型阱，以及邻近于P型阱的N型阱，N型阱具有定义出漏极区的接触区的N掺杂漏极区。 在本专利技术的某些实施例中，第一导电层为第一多晶硅层且第二导电层为第二多晶硅层。在本专利技术的实施例中，两层导电层结构被配置用于定义多晶硅-绝缘体-多晶硅(PIP)电容。 本专利技术的一面向提供制造半导体的方法，像是，例如，根据本专利技术的实施例的延伸漏极金属氧化物半导体场效晶体管装置。 根据本专利技术的实施例，制造半导体的方法可包括，例如，提供一半导体装置，其具有一衬底、一深N型阱以及一氧化层；注入一 N型阱与一 P型阱；驱入该N型阱与该P型阱；沉积一氮化硅层；形成一场氧化层；移除该氮化硅层与该氧化层；形成一厚栅极氧化物；形成一薄栅极氧化物，该薄栅极氧化物的一部分沿着该厚栅极氧化物被配置；形成一第一导电层，该第一导电层沿着至少该薄栅极氧化物的一本文档来自技高网...

【技术保护点】
一种半导体装置，包括：一双介电层，其具有一薄介电层邻近于一厚介电层；一绝缘层，其被配置在该厚介电层上；以及一第一导电层，其沿着该薄介电层被配置，该薄介电层具有至少一部份沿着该绝缘层被配置的一阶层部份。

【技术特征摘要】
2013.03.12 US 61/776,835;2013.05.28 US 13/903,5391.一种半导体装置，包括: 一双介电层，其具有一薄介电层邻近于一厚介电层； 一绝缘层，其被配置在该厚介电层上；以及 一第一导电层，其沿着该薄介电层被配置，该薄介电层具有至少一部份沿着该绝缘层被配置的一阶层部份。2.根据权利要求1所述的半导体装置，更包括: 一第二导电层，其被配置在该第一导电层以及该绝缘层的一部分之上；以及一中界导电氧化层，其被配置在该第二导电层与该第一导电层以及该绝缘层的该部分之间。3.根据权利要求2所述的半导体装置，其中该薄介电层为一薄栅极介电层，而该厚介电层为一厚栅极介电层。4.根据权利要求3所述的半导体装置，其中该厚栅极介电层、该绝缘层以及该第二多晶硅层边缘上的该中界导电氧化层的一厚度在从370 A到1880人的范围之间。5.根据权利要求1所述的半导体装置，其中该第一导电层为一第一多晶娃层。6.根据权利要求 1所述的半导体装置，其中该中界导电氧化层为一高温氧化层。7.一种高电压金属氧化物半导体(HVMOS)晶体管，包括: 一衬底；以及 一双栅极氧化物结构，其配置在该衬底上且具有 一厚栅极氧化层； 一薄栅极氧化层邻近于该厚栅极氧化层； 一绝缘层，其被配置在该薄栅极氧化层上；以及 一两层导电层结构，其具有: 一第一导电层，其沿着该薄介电层被配置，该薄介电层具有至少一部份沿着该绝缘层被配置的一阶层部份； 一第二导电层，其被配置在该第一导电层与该绝缘层的一部分之上；以及一中界导电氧化层，其被配置在该第二导电层与该第一导电层以及该绝缘层的该部分之间。8.根据权利要求7所述的高电压金属氧化物半导体(HVMOS)晶体管，其中该中界导电氧化层为一高温氧化层。9.根据权利要求7所述的高电压金属氧化物半导体晶体管，更包括一K阱，其被配置在该两层导电层结构与被配置在该N_阱中的一 P型注入下方的该衬底中。10.根据权利要求9所述的高电压金属氧化物半导体晶体管，其中该P型注入的一P型离子选自像是容易向外扩散的该P型离子。11.根据权利要求9所述的高电压金属氧化物半导体晶体管，其中该P型注入中的一掺杂浓度在从5X 11Vcm2至IXlO1Vcm2的范围中。12.根据权利要求9所述的高电压金属氧化物半导体晶体管，其中该高电压金属氧化物半导体晶体管的一有效通道长度的一减少在从0.2 μ m至I μ m的范围中，其是对照于没有该双栅极氧化物结构、该P型注入以及该N—阱的一高电压金属氧化物半导体晶体管。13.根据权利要求7所述的高电压金属氧化物半导体晶体管，更包括一N型掺杂漏极(NDD)区，其被配置在延伸自一漏极区至该两层导电层结构下方处的该衬底中。14.根据权利要求13所述的高电压金属氧化物半导体晶体管，其中该高电压金属氧化物半导体晶...

【专利技术属性】
技术研发人员：陈永初，吴锡垣，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71