半导体器件制造技术

平行p-n层（20）被设置为有源部分和n+漏区（11）之间的漂移层。平行p-n层（20）由反复交替接合的n型区（1）和p型区（2）构成。n型高浓度区（21）设置在n型区（1）的第一主表面侧。n型高浓度区（21）的杂质浓度高于设置在n型区（1）的第二主表面侧的n型低浓度区（22）的杂质浓度。n型高浓度区（21）的杂质浓度大于或等于n型低浓度区（22）的杂质浓度的1.2倍且小于或等于其3倍、优选大于或等于其1.5倍且小于或等于其2.5倍。同样，n型高浓度区（21）的厚度小于或等于n型区（1）中的与p型区（2）相邻的区域的厚度的1/3、优选大于或等于其1/8且小于或等于其1/4。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件。
技术介绍
一般而言，半导体器件归类成其中在半导体基板的一个表面上形成电极的横向半导体器件、以及在半导体基板的两个表面上都具有电极的纵向半导体器件。在纵向半导体器件中，在导通状态中漂移电流流动的方向、以及其中在截止状态中由反向偏压引起的耗尽层延伸的方向相同。在常规平面η沟道纵向MOSFET (MOSFET :金属氧化物半导体场效应晶体管)中，高电阻率η_漂移层用作使漂移电流在导通状态中在垂直方向上流动的区域。因此，当通过缩短η-漂移层的电流路径来减小漂移电阻时，获取减小MOSFET的导通电阻的优点。 同时，高电阻率η_漂移层在截止状态中耗尽以增大击穿电压。因此，当η_漂移层变薄时，从P基区和η_漂移层之间的ρ-η结扩展的漏基(drain-to-base)耗尽层的宽度减小，并且击穿电压降低。相反，由于在半导体器件中η-漂移层厚且击穿电压高，因此导通电阻增大且导通损耗增大。以此方式，在导通电阻和击穿电压之间存在折衷关系。已知该折衷关系在诸如IGBT (绝缘栅双极晶体管)、双极晶体管、或二极管之类的半导体器件中也以相同方式建立。同样，该折衷关系在横向半导体器件中也相同，其中在导通状态中漂移电流流动的方向、以及其中在截止状态中由反向偏压引起的耗尽层延伸的方向不同。在本说明书和附图中，η或P作前缀的层或区域意味着大量电子或正空穴分别是载流子。同样，η或P所附的+或-意味着存在比未附有+或-的层或区域高或低的杂质浓度。图39是示出已知超结半导体器件的截面图。作为解决上述折衷关系引起的问题的方法，超结(SJ)半导体器件是众所周知的，其中漂移层是平行ρ-η层120，其中具有增大杂质浓度的η型区101、以及η型区102反复交替地接合。P基区103、η型表面区104、ρ+接触区105、η+源区106、栅绝缘膜107、栅电极108、层间绝缘膜109、以及源电极110被设置为有源部分中的表面结构。与η+漏区111接触的漏电极112设置在第二主表面上(例如，参考专利文献I、专利文献2、以及专利文献3)。平行ρ-η层120设置在表面结构和η+漏区111之间。图40是示出图39所示的超结半导体器件的杂质浓度分布的示图。图40示出从η型表面区104的第一主表面侧的端部(在下文中称为上端)起在第二主表面侧方向上的η型杂质浓度分布(沿切割线ΑΑ-ΑΑ’)、以及从ρ+接触区105的上端起在深度方向上的P型杂质浓度分布(沿切割线ΒΒ-ΒΒ’)。第一深度Cltl是从P基区103的上端到ρ基区103的第二主表面侧的端部(在下文中称为下端)的深度。第二深度d1(l是从ρ基区103的下端到ρ型区102的下端的深度。在图39中，η型区101和ρ型区102的杂质浓度在深度方向上是均匀的。在具有这种结构的半导体器件中，由于耗尽层在处于截止状态时从在平行p-n层的垂直方向上延伸的每一 p-n结起在横向方向上扩展从而耗尽整个漂移层，因此即使当平行p-n层的杂质浓度高时,也有可能实现高击穿电压。同样，提出了以下种类的器件作为实现击穿电压的改进、以及导通电阻的减小的另一超结半导体器件。该器件具有通过在n+型漏极层上周期性且交替地设置第一 η型柱状层、P型柱状层、以及第二 η型柱状层而形成的超结结构。P型柱状层和第二 η型柱状层使得源电极侧的杂质浓度高于漏电极侧的杂质浓度(例如，参考专利文献4)。同样，作为另一器件，提出了以下种类的器件。该器件具有在第一导电型的第一半导体基板的主表面上形成的第一导电型的第一半导体柱状层、与第一半导体柱状层相邻的第二导电型的第二半导体柱状层、与第二半导体柱状层相邻的第一导电型的第三半导体柱状层、以及设置在第二半导体柱状层的上表面上的第二导电型半导体基极层，并且在半导体基极层上形成MOS晶体管。第一至第三半导体柱状层的上侧区域中的载流子浓度被设为高于下侧区域中的载流子浓度(例如，参见专利文献5)。 同样，作为另一器件，提出了以下种类的器件。存在其中在η+漏区上交替地设置η型漂移区和P型分隔区、在P型分隔区上形成P基区、并且在P基区的表面层上选择性地形成η+源区和P+接触区的平行p-n结构部分。在η型漂移区上形成具有高杂质浓度的表面η型漂移区。跨夹在表面η型漂移区和η+源区之间的ρ基区的前表面上的栅绝缘膜设置栅电极。源电极设置成与η+源区和ρ+接触区两者的前表面接触，而漏电极设置成与η+漏区的后侧表面接触。绝缘膜被设置成隔离栅电极和源电极(例如，参考专利文献6)。同样，作为另一器件，提出了以下种类的器件。垂直功率MOSFET包括a)设置在MOSFET的一个表面上的漏极接点，包括在漏极接点上掺杂到高能级的第一导电型基板；b)设置在基板的与漏极接点相对一侧的阻挡层，包括i)作为具有六个四边形表面的平行六面体的第一多个垂直区段，这些第一多个垂直区段的水平方向厚度比阻挡层的垂直方向厚度短，其中ii)P导电型垂直区段和η导电型垂直区段交替地设置在第一多个垂直区段上；c)第二导电型的第二多个阱区，该第二导电型与设置在基板相对一侧的阻挡层的一个表面上的第一导电型相反；d)掺杂到高能级的第一导电型的第三多个源区，其中第二多个阱区的每一个内部设置有两个源区；e)设置在基板相对一侧的阻挡层的一个表面上的第一导电型的第四多个区域，其中每一区域在第二多个阱区的两个阱区之间延伸；以及f)第五多个多晶栅区，其中每一多晶栅区伸展超过两个相邻阱区内部的一个源区、以及第四多个区域之一(例如，参考专利文献7)。同样，作为另一器件，提出了以下种类的器件。该器件包括第一导电型的第一半导体层；电连接到第一半导体层的第一主电极；在第一半导体层内部形成的在横向方向上周期性地设置的第二导电型的第二半导体层，其中垂直方向上的杂质量的分布与第一半导体层内部的垂直方向上的杂质量的分布不同；选择性地在第一半导体层和第二半导体层的表面上形成的第二导电型的第三半导体层；选择性地在第三半导体层的表面上形成的第一导电型的第四半导体层；形成为接合到第三半导体层和第四半导体层的表面的第二主电极；以及跨第一半导体层、第三半导体层和第四半导体层的表面上的栅绝缘膜形成的控制电极。第一半导体层的分布使得杂质浓度在从第二主电极到第一主电极的垂直方向上增力口，而第二半导体层的分布使得杂质浓度在从第二主电极到第一主电极的垂直方向上是均匀的(例如，参考专利文献8 )。同样，作为另一器件，提出了以下种类的器件。半导体包括第一和第二主表面；设置在第一和第二主表面中的每一个上的主电极；第一和第二主表面之间的第一导电型低电阻层；以及平行Ρ-η层，其中第一导电型区域和第二导电型区交替地设置，其中第一主表面侧的第二导电型区域中的杂质浓度高于相邻第一导电型区域中的杂质浓度，而第二主表面侧的第二导电型区域中的杂质浓度低于相邻第一导电型区域中的杂质浓度。第二导电型区域中的杂质浓度在深度方向上是均匀的，而第一主表面侧的第一导电型区域中的杂质浓度低于第二主表面侧的第一导电型区域中的杂质浓度(例如，参考专利文献9)。同样，作为另一器件，提出了以下种类的器件。该器件包括交替地设置在第一导电型的第一半导体层上的第一导电型的第二半导体层和第二导电型的第三半导体层。该器件还包括设置成与第二半导体层之间的每一第本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：大西泰彦，北村睦美，杉祥夫，武井学，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：