本发明专利技术公开了一种内嵌肖特基二极管的双载子接面晶体管半导体结构。第三阱形成于第一阱与第二阱之间。第一掺杂区与第二掺杂区形成于第三阱的一表面中。第三掺杂区形成于第一掺杂区与第二掺杂区之间，第三掺杂区电性连接至第一掺杂区与第二掺杂区。第四掺杂区形成于第一阱的一表面中。第五掺杂区形成于第二阱的一表面中并电性连接至第四掺杂区。第一基区形成于第一阱的表面中。第二基区形成于第二阱的表面中。第一肖特基势垒覆盖于第一基区的一部分与第一掺杂区的一部分。第二肖特基势垒覆盖于第二基区的一部分与第二掺杂区的一部分。
【技术实现步骤摘要】
本专利技术是有关于一种半导体结构及半导体电路。
技术介绍
现今的智能型功率应用广泛采用BICM0S-DM0S(B⑶)工艺。由于横向扩散MOS晶体管(Lateral Diffusion MOS, LDM0S)具有低导通电阻的特性，智能型功率集成电路通常使用LDMOS进行切换。由于低导通电阻的特性，故LDMOS装置在进行静电放电时的静电放电电流主要会发生在表面中或是漏极边缘。如此一来，LDMOS装置的表面接面区会因大电流及高电场而受到破坏。通常LDMOS装置的静电放电防护效能是视其总宽度及表面或是横向规则而定。然而，基于低导通电阻的电性需求，不能增加表面或横向规则来提高静电放电防护效能。是故，如何设计出具较佳效能的静电放电防护结构是当前主要课题之一。
技术实现思路
本专利技术是有关于一种半导体结构及半导体电路，用以在BICMOS-DMOS(Bra)工艺中将肖特基二极管内嵌于静电放电(ESD)双载子接面晶体管(BJT)装置，以保护横向扩散MOS 晶体管(LDMOS)。根据本专利技术的第一方面，提出一种半导体结构，包括一第一阱、一第二阱、一第三阱、一第一掺杂区、一第二掺杂区、一第三掺杂区、一第四掺杂区、一第五掺杂区、一第一基区、一第二基区、一第一肖特基势垒以及一第二肖特基势垒。第二阱跟第一阱隔开。第三阱形成于第一阱与第二阱之间。第一掺杂区形成于第三阱的一表面中。第二掺杂区形成于第三阱的表面中。第三掺杂区形成于第一掺杂区与第二掺杂区之间并跟第一掺杂区与第二掺杂区隔开，第三掺杂区电性连接至第一掺杂区与第二掺杂区。第四掺杂区形成于第一阱的一表面中。第五掺杂区形成于第二阱的一表面中并电性连接至第四掺杂区。第一基区形成于第一阱的表面中并跟第四掺杂区隔开。第二基区形成于第二阱的表面中并跟第五掺杂区隔开。第一肖特基势垒形成并覆盖于第一基区的一部分与第一掺杂区的一部分。第二肖特基势垒形成并覆盖于第二基区的一部分与第二掺杂区的一部分。其中，第一阱、第二阱、第三掺杂区、第四掺杂区及第五掺杂区具有一第一导电型，第三阱、第一掺杂区、第二掺杂区、第一基区及第二基区具有一第二导电型，第二导电型相反于第一导电型。根据本专利技术的第二方面，提出一种半导体电路，包括一控制电路、一输出级电路以及一保护电路。输出级电路具有一输出端点并电性连接至控制电路。输出级电路包括一第一横向扩散MOS晶体管(LDMOS)及一第二 LDM0S。第一 LDMOS的一第一端接收一工作电压,第一 LDMOS的一第二端稱接至输出端点,第一 LDMOS的一控制端受控于控制电路。第二LDMOS的一第一端耦接至输出端点，第二 LDMOS的一第二端接收一地电压，第二 LDMOS的一控制端受控于控制电路。保护电路包括一第一双载子接面晶体管(BJT)、一第二 BJT、一第一肖特基二极管及一第二肖特基二极管。第一 BJT的一基极与一射极耦接至输出端点，第一 BJT的一集极接收工作电压。第二 BJT的一集极耦接至输出端点，第二 BJT的一基极与一射极接收地电压。第一肖特基二极管的一阳极耦接至第一 BJT的射极，第一肖特基二极管的一阴极耦接至第一 BJT的集极。第二肖特基二极管的一阳极耦接至第二 BJT的射极，第二肖特基二极管的一阴极耦接至第二 BJT的集极。根据本专利技术的第三方面，提出一种半导体电路，包括一控制电路、一输出级电路以及一保护电路。输出级电路具有一输出端点并电性连接至控制电路。输出级电路包括一第一双重扩散MOS晶体管(DMOS)及一第二 DM0S。第一 DMOS的一第一端接收一工作电压，第一 DMOS的一第二端耦接至输出端点，第一 DMOS的一控制端受控于控制电路。第二 DMOS的一第一端稱接至输出端点，第二 DMOS的一第二端接收一地电压,第二 DMOS的一控制端受控于控制电路。保护电路包括一第一双载子接面晶体管(BJT)、一第二 BJT、一第一肖特基二极管及一第二肖特基二极管。第一 BJT的一基极与一射极耦接至输出端点，第一 BJT的一集极接收工作电压。第二 BJT的一集极耦接至输出端点，第二 BJT的一基极与一射极接收地电压。第一肖特基二极管的一阳极耦接至第一 BJT的射极，第一肖特基二极管的一阴极耦接至第一 BJT的集极。第二肖特基二极管的一阳极耦接至第二 BJT的射极，第二肖特基 二极管的一阴极耦接至第二 BJT的集极。为了对本专利技术的上述及其它方面有更佳的了解，下文特举一实施例，并配合所附图式，作详细说明如下附图说明图I绘示依照一实施例的半导体结构的示意图。图2绘示依照一实施例的半导体电路的示意图。图3绘示依照另一实施例的半导体结构的示意图。主要元件符号说明100、100’ 半导体结构110:衬底层120:隐埋层130 :第一阱132:第二阱134:第三阱140 :第一掺杂区142 :第二掺杂区144 :第三掺杂区146:第四掺杂区148 :第五掺杂区150 :第一基区152 :第二基区160:第一肖特基势垒162:第二肖特基势垒170 :第一绝缘区172 :第二绝缘区180 :第六掺杂区182 :第七掺杂区190:第一栅极氧化层192:第一多晶硅区194 :第二栅极氧化层196:第二多晶硅区200 :半导体电路210:控制电路 220:输出级电路222 :第一 LDMOS 或 DMOS224 :第二 LDMOS 或 DMOS230:保护电路232:第一 BJT234 :第二 BJT236:第一肖特基二极管238:第二肖特基二极管具体实施例方式本专利技术所提出的半导体结构及半导体电路，利用在BICMOS-DMOS(Bra)工艺中将肖特基二极管内嵌于静电放电(ESD)双载子接面晶体管(BJT)装置，降低横向扩散MOS晶体管(LDMOS)或双重扩散MOS (DMOS)的反向复原时间，故可在ESD事件发生时保护LDMOS或 DMOS。请参照图1，其绘示依照一实施例的半导体结构的示意图。图I所示的半导体结构100可用标准B⑶工艺制造，并可应用于LOCOS工艺、浅沟道绝缘工艺、深沟道绝缘工艺、SOI工艺、N(P)-EPI及非EPI工艺。半导体结构100包括一衬底层110、一隐埋层(buriedlayer) 120、一第一阱130、一第二阱132、一第三阱134、一第一掺杂区140、一第二掺杂区142、一第三掺杂区144、一第四掺杂区146、一第五掺杂区148、一第一基区150、一第二基区152、一第一肖特基势鱼(Schottky barrier) 160、一第二肖特基势鱼162、一第一绝缘区170以及一第二绝缘区172。于图I中，隐埋层120、第一阱130、第二阱132、第三掺杂区144、第四掺杂区146及第五掺杂区148具有一第一导电型，衬底层110、第三阱134、第一掺杂区140、第二掺杂区142、第一基区150及第二基区152具有一第二导电型，第二导电型相反于第一导电型。其中，第一导电型例如为N型，第二导电型例如为P型，但并不限于此，可视设计需求而定。隐埋层120形成于衬底层110上。第一阱130形成于隐埋层120上。第二阱132形成于隐埋层120上并跟第一阱130隔开。第三阱134形成于第一阱130与第二阱132之间。第一掺杂区140形成于第三阱134的一表面中。第二掺杂区本文档来自技高网...
【技术保护点】
一种半导体结构，包括：一第一阱；一第二阱，与该第一阱隔开；一第三阱，形成于该第一阱与该第二阱之间；一第一掺杂区，形成于该第三阱的一表面中；一第二掺杂区，形成于该第三阱的该表面中；一第三掺杂区，形成于该第一掺杂区与该第二掺杂区之间并与该第一掺杂区与该第二掺杂区隔开，该第三掺杂区电性连接至该第一掺杂区与该第二掺杂区；一第四掺杂区，形成于该第一阱的一表面中；一第五掺杂区，形成于该第二阱的一表面中并电性连接至该第四掺杂区；一第一基区，形成于该第一阱的该表面中并与该第四掺杂区隔开；一第二基区，形成于该第二阱的该表面中并与该第五掺杂区隔开；一第一肖特基势垒，形成并覆盖于该第一基区的一部分与该第一掺杂区的一部分；以及一第二肖特基势垒，形成并覆盖于该第二基区的一部分与该第二掺杂区的一部分；其中，该第一阱、该第二阱、该第三掺杂区、该第四掺杂区及该第五掺杂区具有一第一导电型，该第三阱、该第一掺杂区、该第二掺杂区、该第一基区及该第二基区具有一第二导电型，该第二导电型相反于该第一导电型。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈永初，陈信良，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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