静电放电保护装置制造方法及图纸

本发明专利技术是有关于一种静电放电保护装置，电性连接一焊垫，并包括K个PNP晶体管与防护电路，其中K为正整数。第1个PNP晶体管的射极电性连接焊垫，第i个PNP晶体管的基极电性连接第(i+1)个PNP晶体管的射极，且所述K个PNP晶体管的集极电性连接至接地端，i为整数且1≤i≤(K-1)。防护电路电性连接在第K个PNP晶体管的基极与接地端之间，并提供一放电路径。其中，来自焊垫的静电信号通过放电路径与所述K个PNP晶体管导通至接地端。藉此，本发明专利技术可以将来自焊垫的静电信号将可通过PNP晶体管导通至接地端，降低防护电路所需承受的额定电流，进而减小防护电路的布局面积，降低工艺偏移对静电放电保护装置的影响。

【技术实现步骤摘要】

本专利技术涉及一种静电放电保护装置，特别是涉及一种具有串接的PNP晶体管的静电放电保护装置。
技术介绍
静电放电(electrostatic discharge, ESD)为自非导电表面的静电移动的现象，其会造成集成电路中的半导体与其它电路组成的损害。例如，在地毯上行走的人体、在封装集成电路的机器、或是测试集成电路的仪器. 等带电体，在接触到芯片时会向芯片放电，且此静电放电的瞬间功率有可能造成芯片中的集成电路损坏或失效。 为了防止集成电路因静电放电现象而损坏，在集成电路中都会加入静电放电保护装置的设计。一般而言，静电放电保护装置有许多的设计方式，其中一种常见的方式就是利用串接的两级N型晶体管，来达到静电放电保护的作用，其中串接的两级N型晶体管的栅极端皆偏压在固定的电压。然而，此种架构所提供的ESD保护能力往往会受到工艺偏移的影响，进而降低ESD保护装置的可靠度。由此可见，上述现有的静电放电保护装置在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的静电放电保护装置，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
技术实现思路
本专利技术的目的在于，克服现有的静电放电保护装置存在的缺陷，而提供一种新型结构的静电放电保护装置，所要解决的技术问题是使其利用串接的PNP晶体管将静电信号导通至接地端，以降低防护电路所需承受的额定电流。藉此，防护电路的布局面积可以被降低，进而降低工艺偏移对静电放电保护装置的影响，非常适于实用。本专利技术的另一目的在于，克服现有的静电放电保护装置存在的缺陷，而提供一种新型结构的静电放电保护装置，所要解决的技术问题是使其利用串接的PNP晶体管提供多个分支路径，以将静电信号导通至接地端。藉此，防护电路所需承受的额定电流可以被降低，进而降低工艺偏移对静电放电保护装置的影响，从而更加适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种静电放电保护装置，电性连接一焊垫，并包括K个PNP晶体管与防护电路，其中K为正整数。第I个PNP晶体管的射极电性连接焊垫，第i个PNP晶体管的基极电性连接第(i+1)个PNP晶体管的射极，且所述K个PNP晶体管的集极电性连接至接地端，i为整数且I ^ i ^ (K-I)。防护电路电性连接在第K个PNP晶体管的基极与接地端之间，并提供一放电路径。其中，来自焊垫的静电信号通过放电路径与所述K个PNP晶体管导通至接地端。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的静电放电保护装置，其中所述的焊垫用以接收高电压信号，且静电放电保护装置还包括第一控制电路。其中，第一控制电路电性连接焊垫，并接收电源电压。此外，当电源电压被供应时，第一控制电路依据高电压信号产生隔离电压，且防护电路或是所述K个PNP晶体管中的一特定PNP晶体管，依据隔离电压抑制流经防护电路或是特定PNP晶体管的漏电流。前述的静电放电保护装置，其中所述的第一控制电路包括一第一 PMOS晶体管，其中该第一 PMOS晶体管的源极接收该高电压信号；一第一 NMOS晶体管，其中该第一 NMOS晶体管的漏极电性连接该第一 PMOS晶体管的漏极，该第一 NMOS晶体管的栅极接收该电源电压，且该第一 NMOS晶体管的源极电性连接该接地端；以及一第二 PMOS晶体管，其中该第二 PMOS晶体管的源极接收该高电压信号，该第二 PMOS晶体管的栅极电性连接该第一 PMOS晶体管的漏极，该第二 PMOS晶体管的漏极电性连接该第一 PMOS晶体管的栅极，且该第二PMOS晶体管的漏极用以产生该隔离电压。前述的静电放电保护装置，其中所述的焊垫用以接收高电压信号，且静电放电保 护装置还包括第二控制电路。其中，第二控制电路电性连接焊垫，并接收电源电压。此外，当电源电压被供应时，第二控制电路依据高电压信号产生多个隔离电压，且防护电路与部分PNP晶体管依据这些隔离电压抑制流经防护电路与所述部分PNP晶体管的漏电流。前述的静电放电保护装置，其中所述的第二控制电路包括一第三PMOS晶体管，其中该第三PMOS晶体管的源极接收该高电压信号；一第二 NMOS晶体管，其中该第二 NMOS晶体管的漏极电性连接该第三PMOS晶体管的漏极，该第二 NMOS晶体管的栅极接收该电源电压，且该第二 NMOS晶体管的源极电性连接该接地端；以及多个第四PMOS晶体管，其中该些第四PMOS晶体管的源极接收该高电压信号，该些第四PMOS晶体管的栅极电性连接该第三PMOS晶体管的漏极，该些第四PMOS晶体管的其中之一的漏极电性连接该第三PMOS晶体管的栅极，且该些第四PMOS晶体管的漏极用以产生该些隔离电压。前述的静电放电保护装置，其中所述的第二控制电路包括一第五PMOS晶体管，其中该第五PMOS晶体管的源极接收该高电压信号；一第三NMOS晶体管，其中该第三NMOS晶体管的漏极电性连接该第五PMOS晶体管的漏极，该第三NMOS晶体管的栅极接收该电源电压，且该第三NMOS晶体管的源极电性连接该接地端；一第六PMOS晶体管，其中该第六PMOS晶体管的源极接收该高电压信号，该第六PMOS晶体管的栅极电性连接该第五PMOS晶体管的漏极，且该第六PMOS晶体管的漏极电性连接该第五PMOS晶体管的栅极；以及多个电阻，该些电阻的第一端电性连接该第五PMOS晶体管的漏极，该些电阻的第二端用以产生该些隔离电压。前述的静电放电保护装置，还包括多个二极管。其中，所述多个二极管分别穿插在所述K个PNP晶体管中的两相邻PNP晶体管之间。前述的静电放电保护装置，其中所述的防护电路包括一第四NMOS晶体管，其中该第四NMOS晶体管的漏极电性连接第K个PNP晶体管的基极，且该第四NMOS晶体管的栅极接收一电源电压或是一隔离电压；以及一第五NMOS晶体管，其中该第五NMOS晶体管的漏极电性连接第四NMOS晶体管的源极，该第五NMOS晶体管的栅极接收一接地电压，且该第五NMOS晶体管的源极电性连接至该接地端。前述的静电放电保护装置，其中所述的防护电路包括一第六NMOS晶体管，且该第六NMOS晶体管的漏极电性连接第K个PNP晶体管的基极，该第六NMOS晶体管的栅极接收一接地电压，且该第六NMOS晶体管的源极电性连接至该接地端。前述的静电放电保护装置，其中所述的防护电路包括一第七PMOS晶体管，其中该第七PMOS晶体管的源极电性连接第K个PNP晶体管的基极，且该第七PMOS晶体管的栅极电性连接其源极或是接收一隔离电压；以及一第八PMOS晶体管，其中该第八PMOS晶体管的源极电性连接该第七PMOS晶体管的漏极，该第八PMOS晶体管的栅极接收一电源电压，且该第八PMOS晶体管的漏极电性连接至该接地端。 前述的静电放电保护装置，其中所述的防护电路包括一第九PMOS晶体管，且该第九PMOS晶体管的源极与栅极电性连接第K个PNP晶体管的基极，该第九PMOS晶体管的漏极电性连接至该接地端。本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本发本文档来自技高网...

【技术保护点】
一种静电放电保护装置，电性连接一焊垫，其特征在于该静电放电保护装置包括：K个PNP晶体管，其中第1个PNP晶体管的射极电性连接该焊垫，第i个PNP晶体管的基极电性连接第(i+1)个PNP晶体管的射极，且该些PNP晶体管的集极电性连接一接地端，K为正整数，i为整数且1≤i≤(K？1)；以及一防护电路，电性连接在第K个PNP晶体管的基极与该接地端之间，且该防护电路提供一放电路径，其中来自该焊垫的一静电信号通过该放电路径与该些PNP晶体管导通至该接地端。

【技术特征摘要】
1.一种静电放电保护装置，电性连接一焊垫，其特征在于该静电放电保护装置包括 K个PNP晶体管，其中第I个PNP晶体管的射极电性连接该焊垫，第i个PNP晶体管的基极电性连接第(i+1)个PNP晶体管的射极，且该些PNP晶体管的集极电性连接一接地端，K为正整数，i为整数且(K-I)；以及 一防护电路，电性连接在第K个PNP晶体管的基极与该接地端之间，且该防护电路提供一放电路径，其中来自该焊垫的一静电信号通过该放电路径与该些PNP晶体管导通至该接地端。2.根据权利要求I所述的静电放电保护装置，其特征在于其中所述的焊垫用以接收一高电压信号，且该静电放电保护装置还包括 一第一控制电路，电性连接该焊垫，并接收一电源电压，其中，当该电源电压被供应时，该第一控制电路依据该高电压信号产生一隔离电压，且该防护电路或是该些PNP晶体管中的一特定PNP晶体管，依据该隔离电压抑制流经该防护电路或是该特定PNP晶体管的漏电流。3.根据权利要求2所述的静电放电保护装置，其特征在于其中所述的第一控制电路包括 一第一 PMOS晶体管，其中该第一 PMOS晶体管的源极接收该高电压信号； 一第一 NMOS晶体管，其中该第一 NMOS晶体管的漏极电性连接该第一 PMOS晶体管的漏极，该第一NMOS晶体管的栅极接收该电源电压，且该第一NMOS晶体管的源极电性连接该接地端；以及 一第二 PMOS晶体管，其中该第二 PMOS晶体管的源极接收该高电压信号，该第二 PMOS晶体管的栅极电性连接该第一 PMOS晶体管的漏极，该第二 PMOS晶体管的漏极电性连接该第一 PMOS晶体管的栅极，且该第二 PMOS晶体管的漏极用以产生该隔离电压。4.根据权利要求I所述的静电放电保护装置，其特征在于其中所述的焊垫用以接收一高电压信号，且该静电放电保护装置还包括 一第二控制电路，电性连接该焊垫，并接收一电源电压，其中当该电源电压被供应时，该第二控制电路依据该高电压信号产生多个隔离电压，且该防护电路与部分该些PNP晶体管依据该些隔离电压抑制流经该防护电路与所述部分该些PNP晶体管的漏电流。5.根据权利要求4所述的静电放电保护装置，其特征在于其中所述的第二控制电路包括 一第三PMOS晶体管，其中该第三PMOS晶体管的源极接收该高电压信号； 一第二 NMOS晶体管，其中该第二 NMOS晶体管的漏极电性连接该第三PMOS晶体管的漏极，该第二NMOS晶体管的栅极接收该电源电压，且该第二NMOS晶体管的源极电性连接该接地端；以及 多个第四PMOS晶体管，其中该些第四PMOS晶体管的源极接收该高电压信号，该些第四PMOS晶体管的栅极电性连接该第三PMOS晶体管的漏极，该些第四PMOS晶体管的其中之一的漏极电性连接该第三PMOS晶体管的栅极，且该些第四PMOS晶体管的漏极用以产生该些隔离电压。6.根据权利要求4所述的静电放电保护装置，其特征在于其中所述的第二控制电路包括一第五PMOS晶体管，其中该第五PMOS晶体管的源极接收该高电压信号； 一第三NMOS晶体管，其中该第三NMOS晶体管的漏极电性连接该第五PMOS晶体管的漏极，该第三NMOS晶体管的栅极接收该电源电压，且该第三NMOS晶体管的源极电性连接该接地端； 一第六PMOS晶体管，其中该第六PMOS晶体管的源极接收该高电压信号，该第六PMOS晶体管的栅极电性连...

【专利技术属性】
技术研发人员：王世钰，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：