非易失性存储器件的编程方法技术

本发明专利技术提供一种非易失性存储器件的编程方法，包括以下步骤：将编程电压施加给选中的字线；将第一通过电压施加给与所述选中的字线相邻的至少一个字线；将比所述第一通过电压低但比隔离电压高的至少一个第一中间电压施加给与接收所述第一通过电压的字线相邻的至少一个字线；将所述隔离电压施加给与接收所述第一中间电压的字线相邻的字线；将比所述隔离电压高但比第二通过电压低的至少一个第二中间电压施加给与接收所述隔离电压的字线相邻的至少一个字线；以及将所述第二通过电压施加给与接收所述第二中间电压的字线相邻的至少一个字线。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种，更具体来说，涉及一种利用局部自升压方案来执行编程禁止操作的。
技术介绍
非易失性存储器件能够对数据进行电编程和电擦除，且不需要用于周期性重写数 据的刷新功能。这里，编程指的是将数据写入存储单元的操作。在作为一种示例性非易失性存储器件的NAND型快闪存储器件中，相邻的存储单元共用漏极或源极，使得多个存储单元串联耦合以形成单元串(即，存储单元串)。NAND型快闪存储器件适于储存大量信息。NAND型快闪存储器件的每个单元串可以包括串联耦合在位线和公共源极线之间的漏极选择晶体管、存储单元和源极选择晶体管。不同单元串中的漏极选择晶体管、存储单元和源极选择晶体管使它们的栅极分别通过漏极选择线、字线和源极选择线而相互耦合，其中，它们分别受到漏极选择线、字线和源极选择线的控制。这里，具有共同耦合到字线的控制栅的存储单元由字线来控制且形成页。在更大的尺寸范围上，包括页的多个单元串和耦合到所述单元串的多个位线形成存储单元块。在对存储单元进行编程中，可以先对存储单元执行擦除操作以将它们的阈值电压调整至负电压。随后，当将高电压作为编程电压施加给选中的存储单元的字线时，选中的存储单元的阈值电压增加。另一方面，其余的存储单元的阈值电压不变。然而，在编程操作期间将编程电压施加到选中的字线时，编程电压会被施加到共用所述选中字线的所有存储单元。因而，除了选中的存储单元以外，耦合到所述选中字线的存储单元都可能被编程(即，编程干扰)。关于用于防止这种编程干扰的方法，存在利用自升压(self-boosting)方案的编程禁止方法和利用局部自升压方案的编程禁止方法。在自升压方案中，在存储单元沟道串联耦合时，通过关断源极/漏极选择晶体管而使耦合到未选中位线的单元串中的所有存储单元电隔离并进入浮置状态。这里，沟道电压升压。由于升压后的沟道电压与字线之间的电压差较小，所以即使将编程电压施加到选中的字线也可以防止耦合到未选中的位线的编程禁止单元(即不进行编程的存储单元)被编程。局部自升压方案与自升压方案类似，区别在于以下特征。在局部自升压方案中，由于位于与未选中位线耦合的单元串中的存储单元之中的选中存储单元的一侧或两侧的存储单元被关断，因此与未选中位线耦合的单元串的存储单元沟道被电隔离成彼此隔离的两个或更多个局部沟道(即，选中的存储单元所属的沟道以及其他沟道)并进入到浮置状态。这里，各个局部沟道的沟道电压被升压。在局部自升压方案中，与自升压方案相比编程禁止单元的沟道电压的升压效果可以得到增强。然而，当应用局部自升压方案时，升压的局部沟道电压与关断的存储单元的沟道电压之差可能较大且由此造成热载流子注入，其中关断的存储单元中的漏电流引起相邻的存储单元、如编程禁止单元中的电子注入。这里，上述的热载流子注入可能通过例如改变存储单元的阈值电压而使器件特性降低，由此引起编程操作或读取操作等的错误。因而，用于防止上述热载流子注入的技术是有用的。
技术实现思路
本专利技术的示例性实施例涉及一种，其能够减少由于 存储单元之间的沟道电压差造成的热载流子注入，同时根据局部自升压方案来执行编程禁止操作。根据本专利技术的一个示例性实施例，一种，所述非易失性存储器件包括具有位于漏极选择线和源极选择线之间的多个字线的存储单元阵列，所述编程方法包括以下步骤将编程电压施加给选中的字线；将第一通过电压施加给与所述选中的字线相邻的至少一个字线；将比所述第一通过电压低但比隔离电压高的至少一个第一中间电压施加给与接收所述第一通过电压的字线相邻的至少一个字线；将所述隔离电压施加给与接收所述第一中间电压的字线相邻的字线；将比所述隔离电压高但比第二通过电压低的至少一个第二中间电压施加给与接收所述隔离电压的字线相邻的至少一个字线；以及将所述第二通过电压施加给与接收所述第二中间电压的字线相邻的至少一个字线。根据本专利技术的另一个示例性实施例，一种，所述非易失性存储器件包括多个单元串，每个所述单元串具有串联耦合在漏极选择晶体管和源极选择晶体管之间的多个存储单元，所述编程方法包括以下步骤将编程电压施加给第一单元串的存储单元的控制栅；将第一通过电压施加给与接收所述编程电压的存储单元相邻的至少一个存储单元的控制栅，其中，所述第一通过电压将与接收所述编程电压的存储单元相邻的至少一个存储单元导通；将比所述第一通过电压低但是比隔离电压高的至少一个第一中间电压施加给与接收所述第一通过电压的存储单元相邻的至少一个存储单元的控制栅；将所述隔离电压施加给与接收所述第一中间电压的存储单元相邻的至少一个存储单元的控制栅，其中，所述隔离电压将与接收所述第一中间电压的存储单元相邻的至少一个存储单元关断；将比所述隔离电压高但是比第二通过电压低的至少一个第二中间电压施加给与接收所述隔离电压的存储单元相邻的至少一个存储单元的控制栅；以及将所述第二通过电压施加给与接收所述第二中间电压的存储单元相邻的至少一个存储单元的控制栅。根据本专利技术的另一个示例性实施例，一种包括将编程电压施加给存储串的选中的字线；将隔离电压施加给所述存储串的另一字线，其中，所述存储串的存储单元接收所述隔离电压且响应于所述隔离电压而被关断，无论所述存储单元是否被编程；将至少一个第一通过电压施加给位于所述选中的字线与接收所述隔离电压的字线之间的至少一个第一字线，其中，所述存储串中的至少一个存储单元接收所述至少一个第一通过电压且响应于所述至少一个第一通过电压而被导通，无论接收所述至少一个第一通过电压的至少一个存储单元是否被编程；以及将至少一个中间电压施加给位于所述至少一个第一字线与接收所述隔离电压的字线之间的至少一个第二字线，其中，所述至少一个中间电压比所述至少一个第一通过电压低但是比所述隔离电压高。附图说明图IA是示出根据本专利技术第一示例性实施例的非易失性存储器件及其编程方法的电路图，图IB是耦合到图IA的未选中位线的单元串的截面图。图2A至2D是示出根据本专利技术第一示例性实施例的的效果的图。图3是示出根据本专利技术第二示例性实施例的的电路图。 图4是根据本专利技术第三示例性实施例的的电路图。具体实施例方式下面将参考附图更详细地描述根据本专利技术的示例性实施例。然而，本专利技术可以通过不同的形式来实现，且不应被限定于本文描述的实施例。相反，提供这些实施例是使本公开更加完整和透彻，并将本专利技术的范围完整传达给本领域技术人员。在本公开中，在本专利技术的各个附图和实施例中相同的附图标记用来表示相同的部件。图IA是示出根据本专利技术第一示例性实施例的非易失性存储器件及其编程方法的电路图。图IB是耦合到图IA的未选中位线的单元串的截面图。参见图IA和1B，根据本专利技术第一实施例的非易失性存储器设置有存储单元块100，所述存储单元块100包括多个单元串110、110’、分别耦合到单元串110和110’的第一端的多个位线BLe和BLo、以及共同地耦合到单元串110、110’的另一端的公共源极线CSL。单元串110、110’分别包括存储单元(MC0至MC31以及MC0’至MC31’)、源极选择晶体管(SST和SST’)以及漏极选择晶体管(DST和DST’)。存储单元(MC0至MC31或MC0’至MC31’)串联耦合在源极选择晶体管(SST或SST’)和漏极选择晶体管(DST或DST’)之间本文档来自技高网...

【技术保护点】
一种非易失性存储器件的编程方法，所述非易失性存储器件包括具有位于漏极选择线和源极选择线之间的多个字线的存储单元阵列，所述编程方法包括以下步骤：将编程电压施加给选中的字线；将第一通过电压施加给与所述选中的字线相邻的至少一个字线；将比所述第一通过电压低但比隔离电压高的至少一个第一中间电压施加给与接收所述第一通过电压的字线相邻的至少一个字线；将所述隔离电压施加给与接收所述第一中间电压的字线相邻的字线；将比所述隔离电压高但比第二通过电压低的至少一个第二中间电压施加给与接收所述隔离电压的字线相邻的至少一个字线；以及将所述第二通过电压施加给与接收所述第二中间电压的字线相邻的至少一个字线。

【技术特征摘要】
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【专利技术属性】
技术研发人员：徐智贤，金秉国，郑成在，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：