本发明专利技术介绍了一种用于FPGA配置的PROM电路架构，采用模块化设计，通过增加特定功能的外围电路，将FLASH存储器设计为可存储FPGA配置数据，并且可适应FPGA不同配置模式需求的PROM电路，最终能够完成边界扫描模式、串行模式或者并行模式下FPGA的独立配置。采用此电路架构的PROM可以通过级联的方式进行容量扩充，并且兼容IEEE?1149.1及IEEE1532边界扫描标准，这极大提升了面向FPGA应用的灵活性。
【技术实现步骤摘要】
本专利技术涉及一种PROM电路架构，特别是一种针对FPGA配置应用而优化了的PROM电路架构，属于集成电路领域。
技术介绍
图I是一个现场可编程门阵列(FPGA,Field Programmable Gate Array)的配置接口示意图。在此处为了方便示意FPGA100器件的配置原理，仅仅将其与配置相关的接口信号标注了出来，主要包括配置数据输入信号DIN、模式选择引脚MODE PINS、FPGA配置时钟信号CCLK、配置完成信号DONE、配置初始化信号INITn、编程使能信号PROGRAMn、测试数据输入信号TDI、测试模式选择信号TMS、测试时钟信号TCK和测试数据输出信号TD0。·针对FPGA100器件的配置，一般存在边界扫描模式、串行模式和并行模式三种配置方式。在边界扫描模式下，FPGA100器件与相应的配置存储器件通过各自边界扫描电路的TAP接口级联形成串行扫描链路，配置数据从DIN端送入FPGA100器件；在串行模式下，数据输入信号DIN的第一位DIN会作为FPGA100器件配置所需的串行数据输入端；在并行模式下，数据输入信号DIN会作为FPGA100器件配置所需的并行数据输入信号。传统的FLASH存储器无法直接应用于FPGA100器件的配置，必须通过增加特定功能的外围电路，以达到适应FPGA100器件不同配置模式需求的目的。在存储容量上，直接采用大容量的FLASH存储器不利于减小芯片体积外形，也不利于降低封装成本，因此设计一款可通过级联方式进行容量扩容的PROM芯片就显得非常有意义。在应用上，现今FPGA100器件大多都支持IEEE 1149. I或者IEEE 1532边界扫描标准，因而有必要将IEEE 1149. I及IEEE 1532边界扫描标准应用于PROM芯片中边界扫描电路的优化设计当中，以便拥有更灵活的应用特性。
技术实现思路
本专利技术的技术解决问题是克服现有技术的不足之处，提供一种针对FPGA配置应用而优化了的PROM电路架构，解决了传统的FLASH存储器无法直接满足FPGA不同配置模式需求的问题，并且克服了单个PROM芯片存储容量过小、不利于配置规模扩充的问题。本专利技术的技术解决方案是一种用于FPGA配置的PROM电路架构，包括FLASH存储器201、JTAG控制器202、FLASH控制器203、并串转换电路204、时钟复位电路205、上电复位电路206、晶振207和BIST控制器208 ；时钟复位电路205给JTAG控制器202、FLASH控制器203、并串转换电路204和BIST控制器208提供时钟信号和复位信号，同时时钟复位电路205还给晶振207提供使能信号，晶振207给时钟复位电路205提供时钟，上电复位电路206给时钟复位电路205提供上电复位脉冲；FLASH存储器201、JTAG控制器202、并串转换电路204和BIST控制器208均与FLASH控制器203连接并且进行数据交互，FLASH存储器201用于存储FPGA配置数据，JTAG控制器202通过FLASH控制器203对存储在FLASH存储器201中的FPGA配置数据进行控制操作，通过FLASH控制器203与并串转换电路204进行数据交互，由并串转换电路204进行数据并串转换并输出给FPGA芯片进行配置。所述JTAG控制器202包括TAP状态机301、指令译码器302、指令寄存器303、多路选择器304、帧数据寄存器305、帧地址寄存器306、边界扫描寄存器307、旁路寄存器308、设备标识寄存器309和用户编码寄存器310 ；JTAG控制器202的测试数据输入信号同时连接到指令寄存器303、帧数据寄存器305、帧地址寄存器306、边界扫描寄存器307、旁路寄存器308、设备标识寄存器309和用户编码寄存器310的数据输入端；帧数据寄存器305、帧地址寄存器306、边界扫描寄存器 307、旁路寄存器308、设备标识寄存器309和用户编码寄存器310分别接收指令译码器302输出的寄存器使能信号用于寄存器数据通路选择，JTAG控制器202通过帧数据寄存器305和帧地址寄存器306分别完成与FLASH控制器203之间的数据交互和地址交互；帧数据寄存器305、帧地址寄存器306、边界扫描寄存器307、旁路寄存器308、设备标识寄存器309和用户编码寄存器310的数据输出端同时与多路选择器304的一个输入端相连，多路选择器304的另一个输入端与指令寄存器303的数据输出端相连，多路选择器304的输出信号即为JTAG控制器202的测试数据输出信号；多路选择器304的信号选择端与TAP状态机301输出的选择信号相连；指令寄存器303还接收TAP状态机301输出的指令控制信号，同时指令寄存器303输出指令数据信号给指令译码器302 ;指令译码器302接收TAP状态机301输出的状态控制信号，并与FLASH控制器203进行控制信号的交互。所述FLASH控制器203包括写控制器501、写接口电路502、读控制器503、读接口电路504、擦除控制器505、擦除接口电路506、配置控制器507和缓存508 ；时钟复位电路205提供的工作时钟信号同时连接到写控制器501的时钟端和擦除控制器505的时钟端，时钟复位电路205提供的同步复位信号同时连接到写控制器501的复位端、读控制器503的复位端和擦除控制器505的复位端；读控制器503的时钟端与时钟复位电路205提供的JTAG时钟信号相连，配置控制器507的时钟端与时钟复位电路205提供的配置时钟信号相连,配置控制器507的复位端与外部输入的输出使能复位信号相连；FLASH控制器203与JTAG控制器202或并串转换电路204之间进行交互的数据和地址均存放在缓存508之中；写控制器501和读控制器503均通过缓存508与JTAG控制器202连接，并通过缓存508与JTAG控制器202之间进行数据交互和地址交互；配置控制器507通过缓存508与并串转换电路204连接，并通过缓存508与并串转换电路204之间进行数据交互和地址交互；写控制器501、读控制器503、擦除控制器505和配置控制器507直接与JTAG控制器202连接进行控制信号的交互，配置控制器507还直接与并串转换电路204连接进行控制信号的交互；写控制器501、读控制器503和擦除控制器505分别依次通过写接口电路502、读接口电路504和擦除接口电路506与FLASH存储器201连接并进行交互JTAG控制器202通过FLASH控制器203中的配置控制器507将FLASH存储器201中存储的FPGA配置数据通过缓存508与并串转换电路204进行交互。所述写控制器501的具体工作方式为在时钟复位电路205提供的工作时钟信号和同步复位信号的作用下，写控制器501进入状态601 ;进入状态601之后，在所述工作时钟信号和JTAG控制器202的控制信号的作用下，工作步骤依次为状态602、状态603、状态604和状态605 ;进入状态605之后，若当前写次数未达到预定最大写入次数则进入状态606，否则进入状态607 ;进入状态606之后，若完成更新缓存过程，则写控制器501进入状态603 ；所述状态601为写入初始化过程；·所本文档来自技高网...
【技术保护点】
一种用于FPGA配置的PROM电路架构，其特征在于包括：FLASH存储器201、JTAG控制器202、FLASH控制器203、并串转换电路204、时钟复位电路205、上电复位电路206、晶振207和BIST控制器208；时钟复位电路205给JTAG控制器202、FLASH控制器203、并串转换电路204和BIST控制器208提供时钟信号和复位信号，同时时钟复位电路205还给晶振207提供使能信号，晶振207给时钟复位电路205提供时钟，上电复位电路206给时钟复位电路205提供上电复位脉冲；FLASH存储器201、JTAG控制器202、并串转换电路204和BIST控制器208均与FLASH控制器203连接并且进行数据交互，FLASH存储器201用于存储FPGA配置数据，JTAG控制器202通过FLASH控制器203对存储在FLASH存储器201中的FPGA配置数据进行控制操作，通过FLASH控制器203与并串转换电路204进行数据交互，由并串转换电路204进行数据并串转换并输出给FPGA芯片进行配置。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈雷，蒋玉东，刘增荣，陈煜，郭晨光，周涛，李学武，张彦龙，孙华波，倪俊达，
申请(专利权)人：北京时代民芯科技有限公司，中国航天科技集团公司第九研究院第七七二研究所，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。