集成电路的制备方法及接触插塞结构的制备方法技术

本发明专利技术涉及集成电路的制备方法及接触插塞结构的制备方法，该接触插塞结构的制备方法的一实施例，包含下列步骤：于一半导体基板上形成一导电堆栈；于该导电堆栈上形成一图案化屏蔽；于该导电堆栈的一上部形成一凹部；于该凹部的表面及该图案化屏蔽上形成一间隙壁层；形成一屏蔽区块，填入该凹部；局部去除未被该屏蔽区块覆盖的间隙壁层；以及使用该屏蔽区块及该图案化屏蔽局部去除该导电堆栈以形成该接触插塞结构。

【技术实现步骤摘要】

本专利技术涉及一种集成电路结构的制备方法，特别涉及一种具有低接触电阻的接触插塞结构的制备方法，可应用于动态随机存取存储器。
技术介绍
由于结构简单，动态随机存取存储器(dynamic random access memories, DRAM)在单位芯片面积内可提供的记忆单元数量高于其它种类的存储器，例如静态随机存取存储器(static random access memories, SRAM)。DRAM由多个记忆单兀构成，每个记忆单兀包含一个电容器及一晶体管，电容器用以储存数据，晶体管则耦合于电容器，用以控制/管理电容器的充电/放电。在读取操作时，在确认字符线后开启晶体管，智能的晶体管可容许一感测放大器经由位线读取电容器的电压。在写入操作时，在确认字符线后，写入的数据预备于字符在线。为了满足较高储存容量的需求，必须将DRAM的记忆单元的尺寸缩小，其可通过多种方式达成第一种方式通过先进工艺技术缩小DRAM的记忆单元的最小尺寸；另一种方式则通过设计具有较小关键尺寸的记忆单元。例如，许多市场上DRAM芯片的记忆单元尺寸为4F2,其中F代表微影工艺的最小关键尺寸(critical dimension, CD)。图I及图2例示现有的DRAM结构10的制备方法。首先在一基板19上进行沉积工艺以形成一介电结构21，其中该基板19包含一半导体基板11 (具有浅沟隔离13)、嵌置式栅极15及掺杂区17。之后，于嵌置式栅极19之上形成导线(字符线)31，并于导线31的侧壁形成间隙壁结构33。形成该介电结构21的步骤包含于该基板19上形成一第一绝缘层23 (例如氧化物层)；于该第一绝缘层23内形成一位线接触插塞27，该位线接触插塞27连接于该掺杂区17之一；于该第一绝缘层23上形成一第二绝缘层25 (例如硼磷硅玻璃层)；于该第二绝缘层25内形成一位线29，该位线29连接于该位线接触插塞27。该位线29及该位线接触插塞27于图I中以虚线表不,亦即二者埋于该介电结构21内。之后,于该介电结构21内形成一电容器插塞35,该电容器插塞35连接于该掺杂区17之一,如图2所不。该位线接触插塞27及该电容器插塞35均为锥状，该掺杂区17与该位线接触插塞27(该电容器插塞35亦同)之间的接触面积最小，而接触电阻随着接触面积减少而增加。换言之，现有技术制备的位线接触插塞27及电容器插塞35由于具有较高的接触电阻，因而无法满足DRAM的高储存容量需求。
技术实现思路
本专利技术提供一种具有低接触电阻的接触插塞结构的制备方法以及集成电路的制备方法，可应用于动态随机存取存储器。本专利技术的集成电路的制备方法的一实施例，包含下列步骤于一半导体基板中形成一栅极导体；于该半导体基板上形成一导电堆栈；于该导电堆栈的上部形成一凹部；至、少于该凹部的表面形成一间隙壁层；形成一屏蔽区块，填入该凹部；局部去除未被该屏蔽区块覆盖的间隙壁层；以及局部去除未被该屏蔽区块覆盖的导电堆栈的下部，以曝露该栅极导体。本专利技术的接触插塞结构的制备方法的一实施例，包含下列步骤于一半导体基板上形成一导电堆栈；于该导电堆栈上形成一图案化屏蔽；于该导电堆栈的上部形成一凹部；于该凹部的表面及该图案化屏蔽上形成一间隙壁层；形成一屏蔽区块，填入该凹部；局部去除未被该屏蔽区块覆盖的间隙壁层；以及使用该屏蔽区块及该图案化屏蔽局部去除该导电堆栈以形成该接触插塞结构。上文已相当广泛地概述本专利技术的技术特征，以使下文的本专利技术详细描述得以获得较佳了解。构成本专利技术的保护范围标的的其它技术特征将描述于下文。本专利技术所属
中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本专利技术相同的目的。本专利技术所属
中具有通常知识者亦应了解，这类等效建构无法脱离所附的权利要求书界定的本专利技术的精神和范围。通过参照前述说明及下列图式，本专利技术的技术特征得以获得完全了解。附图说明图I及图2例示现有的DRAM结构的制备方法；图3为一剖示图，例示本专利技术一实施例的形成多个凹槽于一半导体基板中；图4为一剖示图，例示本专利技术一实施例的形成一导电堆栈于该半导体基板上；图5为一剖示图，例示本专利技术一实施例的形成至少一凹部于该导电堆栈中；图6为一剖不图,例不本专利技术一实施例的形成一间隙壁层及一屏蔽层；图7为一剖不图,例不本专利技术一实施例的形成一屏蔽区块；图8为一剖示图，例示本专利技术一实施例的选择性地局部去除该间隙壁层；以及图9为一剖示图,例示本专利技术一实施例的集成电路结构。其中，附图标记说明如下10DRAM 结构11半导体基板13浅沟隔离15嵌置式栅极17掺杂区19 基板21介电结构23第一绝缘层25第二绝缘层27位线接触插塞29 位线、31 导线33间隙壁结构35电容器插塞60集成电路结构61半导体基板 63浅沟隔离65垫氧化物层67蚀刻屏蔽69 开口71 凹槽73氧化物层75栅极导体80导电堆栈81第一中间层83第一导电层85第二中间层87第二导电层91图案化屏蔽93 凹部95间隙壁层97屏蔽层99屏蔽区块101高接触插塞103矮接触插塞具体实施例方式图3为一剖示图，例示本专利技术一实施例的于一半导体基板61中形成多个凹槽71。在本专利技术的一实施例中，在于一半导体基板61 (具有浅沟隔离63)上形成一垫氧化物65后，再于该垫氧化物层65上形成一蚀刻屏蔽67 (具有多个开口 69)。之后,进行一干蚀刻工艺以局部去除在该开口 69下方的半导体基板61，以便于该半导体基板61之中形成多个凹槽71。图4为一剖不图，例不本专利技术一实施例的于该半导体基板61上形成一导电堆栈80。在本专利技术的一实施例中，在去除该垫氧化物65及该蚀刻屏蔽67之后，进行一热氧化工艺以于该凹槽71的表面形成一氧化物层73 (作为栅极氧化物层)；之后，在该凹槽71内填入导电材料以于该半导体基板61内形成栅极导体75，再进行沉积工艺以于该半导体基板61上形成该堆栈结构80。在本专利技术的一实施例中，形成该堆栈结构80包含于该半导体基板61上形成一第一中间层81、于该第一中间层81上形成一第一导电层83、于该第一导电层83上形成一第二中间层85、以及于该第二中间层85上形成一第二导电层87。图5为一剖示图，例示本专利技术一实施例的于该导电堆栈80中形成至少一凹部93。在本专利技术的一实施例中，该第一中间层81包含钛/氮化钛，该第一导电层83包含钨，该第二中间层85包含钛/氮化钛，该第二导电层87包含钨。在本专利技术的一实施例中，于该导电堆栈80上形成一图案化屏蔽91，并进行一干蚀刻工艺以局部去除该导电堆栈80的上部(例如局部去除该第二导电层87)，以便形成该凹部93。图6为一剖不图,例不本专利技术一实施例的形成一间隙壁层95及一屏蔽层97。在本专利技术的一实施例中，通过进行沉积工艺以于该凹部93的表面及该图案化屏蔽91上形该间隙壁层95 (例如多晶硅层)，再进行一涂布工艺以形成一屏蔽层97，其填入该凹部93。图7为一剖不图,例不本专利技术一实施例的形成一屏蔽区块99。在本专利技术的一实施例中，进行一平坦化工艺(例如干蚀刻工艺)以局部去除在该图案化屏蔽91上的间隙壁层95上方的屏蔽层97以形成该屏蔽区块99，其中该干蚀刻工艺使用该间隙壁层95作为蚀刻终点信号。图8为一剖示图，例示本本文档来自技高网...

【技术保护点】
一种集成电路的制备方法，包含下列步骤：于一半导体基板中形成一栅极导体；于该半导体基板上形成一导电堆栈；于该导电堆栈的上部形成一凹部；至少于该凹部的表面形成一间隙壁层；形成一屏蔽区块，填入该凹部；局部去除未被该屏蔽区块覆盖的间隙壁层；以及局部去除未被该屏蔽区块覆盖的导电堆栈的下部，以曝露该栅极导体。

【技术特征摘要】
2011.04.25 US 13/093,0081.ー种集成电路的制备方法，包含下列步骤 于一半导体基板中形成一栅极导体； 于该半导体基板上形成ー导电堆栈； 于该导电堆栈的上部形成一凹部； 至少于该凹部的表面形成ー间隙壁层； 形成ー屏蔽区块，填入该凹部； 局部去除未被该屏蔽区块覆盖的间隙壁层；以及 局部去除未被该屏蔽区块覆盖的导电堆栈的下部，以曝露该栅极导体。2.根据权利要求I所述的集成电路的制备方法，其中于该半导体基板上形成一导电堆栈包含下列步骤 于该半导体基板上形成一第一中间层； 于该第一中间层上形成一第一导电层； 于该第一导电层上形成一第二中间层；以及 于该第二中间层上形成一第二导电层。3.根据权利要求I所述的集成电路的制备方法，其中于该导电堆栈的上部形成一凹部包含下列步骤 于该导电堆栈上形成ー图案化屏蔽；以及 进行ー蚀刻エ艺以局部去除未被该图案化屏蔽覆盖的导电堆栈。4.根据权利要求I所述的集成电路的制备方法，其中该间隙壁层包含多晶硅。5.根据权利要求I所述的集成电路的制备方法，其中形成ー屏蔽区块包含下列步骤 进行ー涂布エ艺以于该间隙壁层上形成一屏蔽层，其中该屏蔽层填入该凹部；以及 进行ー平坦化工艺以局部去除在该凹部上方的屏蔽层。6.根据权利要求5所述的集成电路的制备方法，其中该屏蔽层包含光阻。7.根据权利要求5所述的集成电路的制备方法，其中该平坦化工艺为ー蚀刻エ艺，其使用该间隙壁层作为蚀刻终点信号。8.根据权...

【专利技术属性】
技术研发人员：吴常明，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：