非易失性存储装置及其验证方法制造方法及图纸

本发明专利技术公开了一种非易失性存储装置，包括：包括多个单位存储器单元的存储器单元阵列；页缓冲器单元，被配置成从存储器单元阵列的选中的存储器单元读取数据并储存读取的数据；控制器，被配置成响应于验证命令而产生与要感测的故障比特的数目和在读取操作期间流经单位存储器单元的单元电流量的偏差相对应的参考电流发生信号、第一电流控制信号和第二电流控制信号；以及故障比特感测单元，被配置成响应于验证命令而从控制器接收参考电流发生信号、第一电流控制信号和第二电流控制信号，并且控制参考电流量和页缓冲器单元的数据读取电流量中的至少一个。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置，更具体而言涉及一种。
技术介绍
非易失性存储装置一一或具体而言快闪存储装置——不仅可以应用于计算机以及存储卡等，而且其应用领域业已扩展到便携式信息设备，诸如无线通信终端和数码相机。 在快闪存储装置中，储存在每个存储器单元中的数据的电平由存储器单元的阈值电压来定义，因而可以将编程操作称为改变存储器单元的阈值电压的过程。在快闪存储装置中，一般根据ISPP (增量步进脉冲编程,Incremental Step PulseProgram)方法来执行编程操作。当假设要编程的所有存储器单元都具有相同的编程速度时，在编程操作之后已编程的存储器单元的阈值电压将具有与编程操作之前的分布相同的分布。然而，由于在存储装置的制造工艺期间产生的各种原因和根据存储器装置的使用而产生的外部条件的变化，存储器单元无法具有相同的编程速度。因此，通过增加编程脉冲的方法即ISPP方法来执行编程操作。也就是说，施加第一步进编程脉冲对选中的存储器单元进行编程。然后，施加验证电压到选中的存储器单元以使阈值电压高于验证电压的存储器单元通过。随后，将编程电压增加恒定的步进，以施加第二步进编程脉冲到阈值电压等于或低于验证电压的存储器单元，然后执行编程操作。执行这样的过程直到所有的存储器单元都被完全编程为止。在前一个编程步骤中通过的存储器单元被禁止编程，以实质地防止过度编程。如此，由于在编程操作期间混合了以高速编程的存储器单元和以低速编程的存储器单元，因此只有当以低速编程的存储器单元被完全编程时才能够完成编程操作。因此，编程时间是由编程速度最低的存储器单元决定的。然而，当未被完全编程的存储器单元的数目一也就是在验证过程期间被处理为故障单元的存储器单元的数目一对应于纠错算法能够修复的水平时，编程操作无需进行到所有的存储器单元都被编程为止。因此，使用故障比特感测单元对验证过程期间被处理为故障单元的存储器单元的数目进行计数。而且，当故障比特感测单元的计数结果对应于可以纠正的水平时，控制器的纠错电路对相应的单元执行纠错，以便完成编程操作。可以利用电流感测电路(CSC)来配置故障比特感测单元，下面将参照图I来描述故障比特感测单元的配置。图I是说明现有的故障比特感测单元150的图。故障比特感测单元150包括CSC，所述CSC被配置成将从存储器单元阵列110的选中的存储器单元读取的电流值与参考电流进行比较，并输出通过或故障判定。这里，参考电流是根据ECC(纠错电路)能够纠正的比特数目而确定的。也就是，在编程操作之后的验证操作期间，故障比特感测单元150根据页缓冲器的电流量变化是否是被允许的来判定通过还是故障。页缓冲器的电流量由未被完全编程的存储器单元的数目、即故障比特的数目改变。然而，在存储器单元中流过的电流量可能根据存储器单元的物理特征而具有偏差。而且，当这种偏差的总和等于或大于一个单元的单元电流量时，在对故障比特的数目进行计数的过程中可能会出现错误。例如，可以假设所有的存储器单元的单元电流量相比于预期的单元电流量具有+10%的偏差。在这种情况下，当要对10个故障比特进行计数时，可能由于电流量中的偏差而测量到与11个比特相对应的电流。 图2是解释根据故障比特数目的累积误差的图。参见图2，当假设在一个存储器单元中流动的电流的幅度为5时，在故障比特的数目等于或小于4的情况下，单元电流量的偏差不会影响故障比特感测的准确性。然而，随着故障比特数目的增加，故障比特感测单元150所感测到的总电流量的误差逐渐增加。单元电流量的这种偏差可能影响故障比特感测单元150的电流感测操作。在此情况下，即使确定故障比特的数目对应于ECC能够纠正的水平，也可能输出故障信号，而且即使故障比特的数目不对应于ECC能够纠正的水平，也可能输出通过信号。
技术实现思路
在本专利技术的一个实施例中，一种非易失性存储装置包括存储器单元阵列，所述存储器单元阵列包括耦接在多个字线与多个位线之间的多个单位存储器单元；页缓冲器单元，所述页缓冲器单元被配置成从所述存储器单元阵列的选中的存储器单元读取数据并且输出读取的数据；控制器，所述控制器被配置成响应于验证命令而产生参考电流发生信号、第一电流控制信号和第二电流控制信号，参考电流发生信号、第一电流控制信号和第二电流控制信号与要感测的故障比特的数目和在读取操作期间流经所述单位存储器单元的单元电流量的偏差相对应；以及故障比特感测单元，所述故障比特感测单元被配置成响应于所述验证命令而从所述控制器接收所述参考电流发生信号、所述第一电流控制信号和所述第二电流控制信号，并且控制参考电流量和所述页缓冲器单元的数据读取电流量中的至少一个。在本专利技术的另一个实施例中，一种非易失性存储装置包括包括多个单位存储器单元的存储器单元阵列，其中在读取操作期间在所述单位存储器单元中流动的单元电流量具有负偏差；以及故障比特感测单元，所述故障比特感测单元被配置成响应于验证命令而将在所述存储器单元阵列的选中的存储器单元中流动的读取电流量与参考电流量进行比较。在将所述参考电流量与所述读取电流量进行比较时，故障比特感测单元根据要感测的故障比特的数目来改变所述参考电流量或所述读取电流量。在本专利技术的另一个实施例中，一种非易失性存储装置包括包括多个单位存储器单元的存储器单元阵列，其中在读取操作期间在所述单位存储器单元中流动的单元电流量具有正偏差；以及故障比特感测单元，所述故障比特感测单元被配置成响应于验证命令而将在所述存储器单元阵列的选中的存储器单元中流动的读取电流量与参考电流量进行比较。在将所述参考电流量与所述读取电流量进行比较时，故障比特感测单元根据要感测的故障比特的数目来改变所述参考电流量或所述读取电流量。在本专利技术的另一个实施例中，提供了一种非易失性存储装置的验证方法，所述非易失性存储装置包括控制器、由所述控制器控制的存储器单元阵列、以及故障比特感测单元。所述验证方法包括以下步骤所述故障比特感测单元响应于验证命令而从所述存储器单元阵列的选中的存储器单元接收数据读取电流；根据在读取操作期间在所述存储器单元中流动的单元电流量的偏差，所述故障比特感测单元根据要感测的故障比特的数目来改变参考电流或所述读取电流；所述故障比特感测单元将所述参考 电流与所述读取电流进行比较并输出通过或故障。附图说明结合附图来描述本专利技术的特征、方面和实施例，其中图I是现有的故障比特感测单元的配置图；图2是解释根据故障比特数目的累积误差的图；图3是根据一个实施例的非易失性存储装置的配置图；图4是说明图3的电流控制部的图；图5是示出储存在图4的寄存器中的数据的表格；图6是说明图3的偏移量控制部的图；以及图7是说明图3的故障比特感测单元的图。具体实施例方式下面将参照附图结合示例性实施例来描述根据本专利技术的。图3是根据一个实施例的非易失性存储装置的配置图。参见图3，非易失性存储装置20包括存储器单元阵列210、页缓冲器单元220、Y译码器230、Χ译码器240、故障比特感测单元250、电压供应单元260、以及用于控制整体操作的控制器270。存储器单元阵列210包括被配置成储存数据的多个存储器单元。各个存储器单元以矩阵状耦接在多个字线WL与多个位线BL之间。字线WL被配置成选择并激活存储器单元，位线BL被配置成输入和本文档来自技高网...

【技术保护点】
一种非易失性存储装置，包括：存储器单元阵列，所述存储器单元阵列包括耦接在多个字线与多个位线之间的多个单位存储器单元；页缓冲器单元，所述页缓冲器单元被配置成从所述存储器单元阵列的选中的存储器单元读取数据并储存读取的所述数据；控制器，所述控制器被配置成响应于验证命令而产生参考电流发生信号、第一电流控制信号和第二电流控制信号，所述参考电流发生信号、所述第一电流控制信号和所述第二电流控制信号与要感测的故障比特的数目和在读取操作期间流经所述单位存储器单元的单元电流量的偏差相对应；以及故障比特感测单元，所述故障比特感测单元被配置成响应于所述验证命令而从所述控制器接收所述参考电流发生信号、所述第一电流控制信号和所述第二电流控制信号，并控制参考电流量和所述页缓冲器单元的数据读取电流量中的至少一个。

【技术特征摘要】
2011.04.28 KR 10-2011-00401481.一种非易失性存储装置，包括 存储器单元阵列，所述存储器单元阵列包括耦接在多个字线与多个位线之间的多个单位存储器单元； 页缓冲器单元，所述页缓冲器单元被配置成从所述存储器单元阵列的选中的存储器单元读取数据并储存读取的所述数据； 控制器，所述控制器被配置成响应于验证命令而产生参考电流发生信号、第一电流控制信号和第二电流控制信号，所述参考电流发生信号、所述第一电流控制信号和所述第二电流控制信号与要感测的故障比特的数目和在读取操作期间流经所述单位存储器单元的单元电流量的偏差相对应；以及 故障比特感测单元，所述故障比特感测单元被配置成响应于所述验证命令而从所述控制器接收所述参考电流发生信号、所述第一电流控制信号和所述第二电流控制信号，并控制参考电流量和所述页缓冲器单元的数据读取电流量中的至少一个。2.如权利要求I所述的非易失性存储装置，其中，所述故障比特感测单元根据所述参考电流发生信号和所述第一电流控制信号来控制所述参考电流量，并判定通过或故障。3.如权利要求2所述的非易失性存储装置，其中，所述故障比特感测单元根据所述第二电流控制信号来控制所述页缓冲器单元的所述数据读取电流量，并判定通过或故障。4.如权利要求I所述的非易失性存储装置，其中，所述控制器包括 寄存器，所述寄存器被配置成产生与要根据所述单元电流量的偏差来感测的故障比特的数目相对应的所述参考电流发生信号、所述第一电流控制信号和所述第二电流控制信号；以及 电流控制信号发生器，所述电流控制信号发生器被配置成将所述参考电流发生信号、所述第一电流控制信号和所述第二电流控制信号提供至所述故障比特感测单元。5.如权利要求4所述的非易失性存储装置，其中，所述控制器还包括译码器，所述译码器被配置成将要感测的故障比特的数目以指定单位译码成二进制比特。6.如权利要求4所述的非易失性存储装置，其中，所述控制器还包括纠错电路ECC，所述ECC被配置成纠正故障比特的错误，并且 要感测的故障比特的数目是固定的，或在所述ECC纠正的范围内变化。7.如权利要求I所述的非易失性存储装置，其中，所述故障比特感测单元包括 比较部，所述比较部被配置成响应于所述验证命令而将所述读取电流量与所述参考电流量进行比较以判定通过或故障；以及 偏移量控制部，所述偏移量控制部被配置成响应于所述参考电流发生信号、所述第一电流控制信号和所述第二电流控制信号来改变所述参考电流量或所述读取电流量。8.如权利要求7所述的非易失性存储装置，其中，所述偏移量控制部包括 参考电流发生器，所述参考电流发生器被配置成响应于从所述控制器所提供的所述参考电流发生信号来产生所述参考电流； 第一偏移量电流发生器，所述第一偏移量电流发生器被配置成响应于从所述控制器提供的所述第一电流控制信号来改变所述参考电流量；以及 第二偏移量电流发生器，所述第二偏移量电流发生器被配置成响应于从所述控制器提供的所述第二电流控制信号来改变所述读取电流量。9.一种非易失性存储装置，包括 存储器单元阵列，所述存储器单元阵列包括多个单位存储器单元，其中在读取操作期间在所述单位存储器单元中流过的单元电流量具有负偏差；以及 故障比特感测单元，所述故障比特感测单元被配置成响应于验证命令而将在所述存储器单元阵列的选中的存储器单元中流过的读取电流量与参考电流量进行比较； 其中，在将所述参考电流量与所述读取电流量进行比较时，所述故障比特感测单元根据要感测的故障比特的数目而改变所述参考电流量或所述读取电流量。10.如权利要求9所述的非易失性存储装置，还包括控制器，所述控制器被配置成根据所述单元电流量的偏差而将与要感测的故障比特的数目相对应的电流控制信号提供给所述故障比特感测单元， 其中，所述故障比特感测单元响应于所述电流控制信号而减少所述参考电流量。11.如权利要求10所述的非易失性存储装置，其中，所述控制器包括纠错电路ECC，所述ECC被配置成纠正故障比特的错误，并且 要感测的故障比特的数目是固定...

【专利技术属性】
技术研发人员：崔成旲，金有声，金珉秀，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：