一种非易失性存储装置，能够抑制访问延迟的产生。该非易失性存储装置在进行位线(BL)的电压的大小与参考电压线(40)的参考电压(VREF)的大小的比较之前，用充电电路(114)以恒压(VREFEQ)对位线(BL)充电，然后以差电压输出电路(116B)利用串联电路(58)来生成参考电压(VREF)的大小与位线(BL)的电压的大小之差所对应的差电压，并由耦合抵消电路(34)吸收在PMOS晶体管(60C)以及NMOS晶体管(62A、62C)中产生的耦合电荷，用以抑制伴随着充电的开始而串联电路(58)的PMOS晶体管(60C)以及NMOS晶体管(62A、62C)的栅极电压的上升。
【技术实现步骤摘要】
本专利技术涉及可电写入的非易失性存储装置
技术介绍
作为现有的非易失性存储器，例如，已知一种如下所述的非易失性存储器，即多个存储单元分别排列在字线WL以及位线BL上而形成存储单元阵列，并将作为读取对象的存储单元的位线经由选择电路依次连接到读取放大器，并且通过利用读取放大器对连接在存储单元上的位线电压的大小与参考电压的大小进行比较的方式读取数据。然而，在存储单元中存储有表示“I”或者“O”的逻辑值的数据。位线BL根据存储在作为读取对象的存储单元中的数据，其电压的大小发生变化，但是由于在数据“I”的读取后的数据“O”的读取等中，位线BL被充电而成为能够判定读取(read)O的稳定状态为止需要时间，这成为访问延迟的原因之一。作为解决该问题的技术，在专利文献I中，公开了一种从位线BL读取数据时，通过利用由内部电源生成的内部电压CSV进行预充电，从而使数据的读取高速化的技术。专利文献I :日本特开2007-149296号公报。然而，内部电压CSV的大小并非一定与参考电压的大小一致。因此，在内部电压CSV的大小大于参考电压的大小的情况下，通过预充电，位线BL被充电成超过参考电压的大小,导致产生过冲(overshoot)。相反，在内部电压CSV的大小小于参考电压的大小的情况下，虽然通过预充电，访问期间被缩短，但由于在预充电后位线BL被充电，因此成为稳定状态为止需要时间。如此，在现有的非易失性存储器中，由于内部电压CSV的大小并非一定与参考电压的大小一致，所以会存在如下问题，即存在产生存储访问延迟的情况。其中，在本说明书中，除了将使电容元件蓄积电荷的意思称为“充电”之外，还将对布线施加电压的情形也广义地称之为“充电”。称为“充电”是出于布线中存在寄生电容而使该寄生电容蓄积电荷的考虑。
技术实现思路
本专利技术是为了解决上述问题而提出的，其目的在于提供一种能够抑制访问延迟的产生的非易失性存储装置。为了实现上述目的，方案I中记载的非易失性存储装置的结构包括位线，与可电写入地存储逻辑值的非易失性的存储元件连接，被施加大小与存储在该存储元件中的逻辑值对应的电压；充电单元，在进行施加于所述位线的电压的大小与施加于参考电压线的参考电压的大小的比较来识别所述逻辑值时，在该比较前，所述充电单元利用大小与所述参考电压的大小相当的电压对该位线充电；电压生成单元，连接在所述参考电压线与所述位线之间，并具有在以所述充电单元进行充电时产生耦合电荷的电容负载，利用该电容负载生成所述参考电压线的电压的大小与所述位线的电压的大小之差所对应的电压来作为表示所述比较结果的电压；以及电荷吸收单元，吸收上述电容负载所产生的耦合电荷。根据本专利技术，可获得能够抑制访问延迟的产生这一效果。附图说明图I是示意性地表示第一实施方式的非易失性存储器的概略构成的一个例子的示意图。图2是表示第一实施方式的非易失性存储器的概略构成的一个例子的构成图。图3是表示第一实施方式的放大器的主要部分的构成的一个例子的构成图。图4是表示第一实施方式的非易失性存储器中的信号的转换状态的一个例子的 时序图。图5是表示第二实施方式的放大器的主要部分的构成的一个例子的构成图。图6是表示第二实施方式的非易失性存储器中的信号的转换状态的时序图。图7是表示实施方式的非易失性存储器的基本构成的一个例子的构成图。图8是表示实施方式的放大器的基本构成的一个例子的构成图。附图标记说明如下10. ··非易失性存储器；15···放大器；32、82· · ·不同位线放大器；34···耦合抵消电路；68、84Α· . . NMOS 晶体管； 70. · ·反转电路；84···分离电路；102···存储单元；110...基准放大器；112...恒压产生电路；114···充电电路。具体实施例方式下面，参照附图对用于实施本专利技术的具体实施方式进行说明。首先，对本实施方式的非易失性存储器的基本构成进行说明。图7是表示本实施方式的非易失性存储器的基本构成的一个例子的结构图。如此图所示，非易失性存储器100被构成为包括存储单元阵列104，通过矩阵状地设置多个存储单元102而成；放大器105，其用于从存储单元102读取并输出数据；锁存电路106，其保持从放大器105输出的数据；以及输出电路107，其将由锁存电路106保持的数据取出后向外部输出。在存储单元阵列104中并列配置有通过从外部输入地址而被解码的多条字线WUWLtl, WL1, · · · · WLy) 0在相对于这些多条字线WL交叉的方向上，多条数据传输用位线BUBLtl, BL1, · · · · BLx)隔着规定间隔并列配置。另外，在各位线BL的附近，与它们并行地配置有用于下拉存储单元102的漏极端子侧的电位的多条漏极线DL (DLtl, DL1, · · · · DLx)。放大器105设置在每一条位线BL上，其结构包括不同位线放大器108，其为电流检测型放大器；参考电流产生电路109，其产生参考电流IREF ;基准放大器(referenceamplifier) 110，其将由参考电流产生电路109产生的参考电流IREF转换为参考电压VREF ；恒压产生电路112，其产生大小与通过基准放大器110得到的参考电压VREF的大小相同的恒压VREFEQ ;以及充电电路114，其按每一条不同位线放大器108设置，利用对应的不同位线放大器108对位线BL进行充电。不同位线放大器108的结构包括放大器主体116，其生成对应于经由对应的位线BL而从存储单元102输入的电流ICELL (ICELL。，ICELL1, · · · · ICELLx)的大小与参考电流IREF的大小之差的电压；以及逻辑电路118，其将由放大器主体116生成的电压转换为逻辑值而进行输出。图8中示出了非易失性存储器100的放大器105的基本构成的一个例子。如此图所示，不同位线放大器108的放大器主体116的结构包括初始化执行电路116A，其通过使存储单元102的源极端子的电位成为接地电位，将存储单元102初始化为可读取数据的状态；以及差电压输出电路116B，其将流经位线BL的电流转换为电压，并生成对应于转换而得的电压的大小与利用基准放大器110得到的参考电压VREF的大小之差的电压(以下称为“差电压”)，并向逻辑电路118输出。另外，不同位线放大器108以通过充电电路114用恒压VREFEQ对位线BL进行充电的方式构成。在这种结构的不同位线放大器108中，从存储单元102读取数据时，首先，存储单元102的源极端子的电位通过初始化执行电路116A被初始化。然后，位线BL通过充电电路114以恒压VREFEQ被充电后，从差电压输出电路116B输出差电压。如果从存储单元102经由位线BL被输入的电流ICELL的大小大于参考电流IREF的大小，则从差电压输出电路116B输出的差电压的大小变得比参考电压VREF大，如果从存储单元102输出的电流ICELL的大小小于参考电流IREF的大小，则从差电压输出电路116B输出的差电压的大小变得比参考电压VREF小。因此，逻辑电路118可通过判定从差电压输出电路116B输入的差电压的大小是否比参考电压VREF大，来识别由存储单元102的数据表示的逻辑值。 这样，通过在生成差电压之前本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：谷川博之，仓盛文章，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：
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